實(shí)驗(yàn)五 門級(jí)數(shù)字電路的建立和仿真

1、 重慶大學(xué)通信工程學(xué)院ic設(shè)計(jì)實(shí)驗(yàn)專用實(shí)驗(yàn)五門級(jí)數(shù)字電路的建立和仿真目錄實(shí)驗(yàn)?zāi)康膭?chuàng)建一個(gè)2選1數(shù)據(jù)選擇器的模塊創(chuàng)建一個(gè)4選1數(shù)據(jù)選擇器的原理圖4.4選1數(shù)據(jù)選擇器的功能仿真結(jié)果實(shí)驗(yàn)?zāi)康臄?shù)據(jù)選擇器是數(shù)字電路中重要的邏輯器件，本實(shí)驗(yàn)通過創(chuàng)建一個(gè)門級(jí)4選1數(shù)據(jù)選擇器的過程學(xué)會(huì)使用Verilog-XL仿真器對(duì)數(shù)字電路進(jìn)行功能仿真的過程和方法。包括學(xué)會(huì)層次化、模塊化的設(shè)計(jì)方法以及對(duì)NCSU數(shù)字器件庫(kù)的調(diào)用。創(chuàng)建一個(gè)2選1數(shù)據(jù)選擇器的模塊本次實(shí)驗(yàn)我們通過先創(chuàng)建一個(gè)2選1的數(shù)據(jù)選擇器模塊，再調(diào)用它構(gòu)建一個(gè)4選1的數(shù)據(jù)選擇器，以此學(xué)習(xí)層次化、模塊化的設(shè)計(jì)方法。要畫出2選1的數(shù)據(jù)選擇器，首先我們需要復(fù)習(xí)一下它的

2、真值表。數(shù)據(jù)選擇信號(hào)線Sel輸出數(shù)據(jù)Out0A1B因此布爾邏輯表達(dá)式為：Out=A-Sei+B-Sei，可以看出實(shí)現(xiàn)上述邏輯關(guān)系很簡(jiǎn)單，只需要1個(gè)反相器、2個(gè)二輸入端與門和1個(gè)二輸入端或門即可。啟動(dòng)Cadence，調(diào)用CIW(CommandInterpreterWindow)首先啟動(dòng)計(jì)算機(jī)，在cdsusrHome文件夾中創(chuàng)建一個(gè)子文件夾，我取的名字為vloglabs，當(dāng)然同學(xué)們也可取不同的名字。但無論如何請(qǐng)記住一定要?jiǎng)?chuàng)建這個(gè)子文件夾，這樣才不會(huì)影響到cdsusr根目錄下的一些重要文件。打開終端，執(zhí)行下列命令，打開CIW窗口。$cdvloglabs$icfb&在CIW窗口中點(diǎn)擊ToolsLibr

3、aryManager.,將打開庫(kù)管理器。點(diǎn)擊庫(kù)管理器中的File-NewLibrary.,將打開NewLibrary對(duì)話窗口，現(xiàn)創(chuàng)建一個(gè)新庫(kù)取名為my_test_bench。見圖1。點(diǎn)擊OK彈出關(guān)聯(lián)工藝庫(kù)對(duì)話框，選擇Dontneedtechfile。OK。在新創(chuàng)建的Library中新建一個(gè)原理圖，取名mux2_l,點(diǎn)擊OK進(jìn)入原理圖編輯器，添加器件，選擇NCSU_Digital_Parts器件庫(kù)，將一個(gè)反相器，2個(gè)二輸入端與門和1個(gè)二輸入端或門放入原理圖編輯器中。然后按照?qǐng)D2所示添加管腳連接器件。圖2.Mux2_l原理圖連線點(diǎn)擊CheckandSave(f8)保存創(chuàng)建的原理圖。在創(chuàng)建2選1數(shù)據(jù)

4、選擇器的圖標(biāo)之前需要先對(duì)其進(jìn)行功能仿真，以驗(yàn)證其邏輯的正確性。在原理圖編輯器中點(diǎn)擊菜單ToolsSimulationVerilog-XL,彈出對(duì)話框SetupEnvironment,確認(rèn)Library、Cell和View欄目選擇正確，見圖3。 重慶大學(xué)通信工程學(xué)院IC設(shè)計(jì)實(shí)驗(yàn)專用圖5.創(chuàng)建testfixture對(duì)話框 重慶大學(xué)通信工程學(xué)院IC設(shè)計(jì)實(shí)驗(yàn)專用圖3.Verilog-XL環(huán)境設(shè)置對(duì)話框點(diǎn)擊OK，彈出Verilog-XL集成環(huán)境操作界面對(duì)話框如圖4所示。圖4.Verilog-XL集成環(huán)境操作界面點(diǎn)擊菜單Stimulus-Verilog.彈出一對(duì)話框（圖5）,告訴你沒有testfixtur

5、e,是否創(chuàng)建一個(gè)？點(diǎn)擊Yes。這時(shí)又會(huì)打開StimulusOptions對(duì)話框，同時(shí)可以看到testfixture.verilog文件已經(jīng)自動(dòng)創(chuàng)建了，見圖6。圖6.StimulusOptions對(duì)話框在Mode欄目中點(diǎn)擊Copy,CopyFrom欄目中的文件名鍵入testfixture.verilog,保留其他默認(rèn)路徑和文件名，選中最下面欄目中的兩項(xiàng),MakeCurrentTestFixture，和CheckVerilogSyntax，見圖7所示。圖7.復(fù)制testfixture.verilog模板文件點(diǎn)擊Apply。此時(shí)一個(gè)叫testfixture.new的文件已自動(dòng)創(chuàng)建好了，見圖8.圖8.

6、修改testfixture.new文件我們需要修改它的內(nèi)容，選中mode欄目的Edit選項(xiàng)，點(diǎn)擊OK。gedit編輯器會(huì)自動(dòng)打開自動(dòng)創(chuàng)建的testfixture.new文件，默認(rèn)的內(nèi)容如圖9所示。圖9.默認(rèn)的testfixture.new文件內(nèi)容為了對(duì)2選1數(shù)據(jù)選擇器進(jìn)行功能驗(yàn)證仿真，我們需要修改這個(gè)testfixture文件,請(qǐng)按圖10的內(nèi)容進(jìn)行修改，注意其中的分號(hào)一個(gè)也不能少。圖10.自動(dòng)創(chuàng)建testfixture對(duì)話框修改完畢后請(qǐng)保存這個(gè)文件。大家注意到在Verilog語言中#10表示延時(shí)10個(gè)時(shí)間單位(timeunit)，之所以我在備注中標(biāo)示出10ns是因?yàn)槲野逊抡娴臅r(shí)間單位設(shè)置成了n

7、s，當(dāng)然也可根據(jù)你的需要設(shè)置成s,ps，可設(shè)置的最小時(shí)間單位為fs,具體操作如下，在Verilog-XLIntegration界面，點(diǎn)擊Setup-Netlist見圖11。圖11.VerilogNetlistingOptions對(duì)話框然后退出gedit編輯器?；氐絊timulusOptions對(duì)話框，Mode欄目點(diǎn)擊Select,文件名選testfixture.new，點(diǎn)擊OK回到Verilog-XLIntegration對(duì)話框。至此所有準(zhǔn)備工作完畢，可以開始進(jìn)行2選1數(shù)據(jù)選擇器的功能仿真了。點(diǎn)擊左上角的StartInteractive圖標(biāo)或點(diǎn)擊菜單Simulation-StartIntera

8、ctive開始仿真。先進(jìn)行Compiling，完成后結(jié)果顯示如圖12所示。圖12.Compiling完成后信息窗口點(diǎn)擊左側(cè)上方第二行的Continue圖標(biāo)或點(diǎn)擊菜單Simulation-Continue完成整個(gè)仿真過程。結(jié)果顯示如圖13所示。圖13.Simulation完成后信息窗口從這個(gè)窗口中我們無法看到任何詳細(xì)的仿真結(jié)果，要想查看2選1數(shù)據(jù)選擇器的輸入/輸出功能仿真波形，需要調(diào)用SimVision工具，點(diǎn)擊左側(cè)工具欄的右下角圖標(biāo)ViewWaveforms或點(diǎn)擊菜單DebugUtilitiesViewWaveforms.即可。這時(shí)SimVision工具啟動(dòng)了，見圖14。圖14.SimVisi

9、on工具操作界面打開的只是一個(gè)空的無任何波形顯示的操作界面，要顯示2選1數(shù)據(jù)選擇器的仿真結(jié)果波形，點(diǎn)擊菜單Windows-New-DesignBrowser會(huì)彈出DesignBrowser界面（圖15），仍然沒有任何波形。圖15.DesignBrowser界面點(diǎn)擊左邊欄目中test圖標(biāo)旁邊的+號(hào)，會(huì)打開一個(gè)叫top的子圖標(biāo)，再點(diǎn)擊top,右邊欄目會(huì)出現(xiàn)A,B,Out,Sel四個(gè)信號(hào)，見圖16。圖16.展開test圖標(biāo)顯示top圖標(biāo)按住Shift鍵用鼠標(biāo)點(diǎn)擊A和Sel將會(huì)選中所有四個(gè)信號(hào)，再點(diǎn)擊第二行欄目靠右邊的輸出波形圖標(biāo)或?qū)⑹髽?biāo)移至選中信號(hào)的區(qū)域點(diǎn)擊鼠標(biāo)右鍵執(zhí)行SendtoWaveformW

10、indow即可得到仿真結(jié)果的輸出波形，見圖17所示。MonMay5,14:50QHelpApplicationsActions笑W尊Virtuoso*VerilogEnvironmentforVerilog-XLIntegrationWaveform1-SimVisionFileEditViewExploreFormatWindowsSearchNames：signal|SearchTimes：|Value|億TimeA02j|nszlTimeRange：|o:50nsnnnnJWjuinnJ*nnnnJ*nmuuBaseline=0Cursor-BasElinE=0ABouseCursor丁

11、ooooBaseline=0TimeA=001Ons|20ns|30ns|40ns圖17.2選1數(shù)據(jù)選擇器功能仿真結(jié)果波形觀察波形得知，在Sel為0時(shí)，Out二A；Sel為1時(shí)，Out=B,功能正確。 重慶大學(xué)通信工程學(xué)院ic設(shè)計(jì)實(shí)驗(yàn)專用創(chuàng)建一個(gè)4選1數(shù)據(jù)選擇器的原理圖現(xiàn)在就可以基于2選1數(shù)據(jù)選擇器進(jìn)行4選1數(shù)據(jù)選擇器的設(shè)計(jì)了。因?yàn)槭腔谀K的層次化設(shè)計(jì)，我們需要先創(chuàng)建2選1數(shù)據(jù)選擇器模塊的圖標(biāo)，按照在實(shí)驗(yàn)一學(xué)過的方法創(chuàng)建一個(gè)如圖18所示的圖標(biāo)，保存該文件，退出圖標(biāo)編輯器。圖18.2選1數(shù)據(jù)選擇器模塊的圖標(biāo)與2選1數(shù)據(jù)選擇器不同，一個(gè)4選1數(shù)據(jù)選擇器有兩根數(shù)據(jù)選擇線ss,要畫出它10的原理圖，

12、還是先讓我們復(fù)習(xí)一下其邏輯表達(dá)式吧：=Dss+Dss+Dss+Dss010110210310因?yàn)橐褂?選1數(shù)據(jù)選擇器作為構(gòu)建模塊，而它只有一根數(shù)據(jù)選擇線，所以需要對(duì)上式變換，數(shù)據(jù)之后只配一根數(shù)選線，可以將第一、二項(xiàng)合并，提取公因子幾,再將第三、四項(xiàng)合并，提取公因子s，于是我們得到以下表達(dá)式：1=(Ds+Ds)s+(Ds+Ds)s0010120301從上式得知，我們需要3個(gè)2選1數(shù)據(jù)選擇器來構(gòu)建一個(gè)4選1數(shù)據(jù)選擇器。其中兩個(gè)2選1數(shù)據(jù)選擇器由5線控制(括號(hào)內(nèi)的數(shù)據(jù))，分別選#D0-D3,另一個(gè)2選1003數(shù)據(jù)選擇器由s線控制，選擇前兩個(gè)數(shù)選器輸出的結(jié)果。1回到LibraryManager，根據(jù)

13、上式創(chuàng)建一個(gè)4選1數(shù)據(jù)選擇器原理圖如圖19所示。同學(xué)們注意到了該電路中用到了Wire(wide),這是用來表示總線的?？偩€的使用方法詳見以下的文字說明。圖19.4選1數(shù)據(jù)選擇器完整原理圖總線中導(dǎo)線的數(shù)目用尖括號(hào)中的數(shù)字說明，4選1數(shù)選器有兩根數(shù)選線，所以總線pin的名稱用s表示。點(diǎn)擊菜單AddWireName.彈出AddWireName對(duì)話框（圖20）,在Names欄目鍵入如圖20所示的導(dǎo)線名稱，回到原理圖編輯器中，選中相應(yīng)導(dǎo)線放置好名稱，共有3處位置，分別放置s,s,s。圖20.AddWireName對(duì)話框原理圖繪制完畢后點(diǎn)擊CheckandSave保存文件。 重慶大學(xué)通信工程學(xué)院IC設(shè)計(jì)實(shí)

14、驗(yàn)專用4.4選1數(shù)據(jù)選擇器的功能仿真結(jié)果按照2選1數(shù)選器的操作程序進(jìn)行仿真，點(diǎn)擊Tools-Simulation-Verilog-XL開始，這次創(chuàng)建的testfixture.new文件和2選1數(shù)選器不同，請(qǐng)按圖21所示內(nèi)容修改默認(rèn)文件。/Verilogstimulusfile./Pleasedonotcreateamoduleinthisfile./Defaultverilogstimulus.initialbeginD3,D2,D1,DO=4b0001;sl:O=2*bOO;endalways#10DO=D0;always#20DI=D1;always#40D2=D2;always#80D3=D3;always#160s0=s0;always#320sl=sl;Ln1,Col1always#640finish;|-3icu