實驗五 門級數(shù)字電路的建立和仿真

1、 重慶大學通信工程學院ic設計實驗專用實驗五門級數(shù)字電路的建立和仿真目錄實驗目的創(chuàng)建一個2選1數(shù)據(jù)選擇器的模塊創(chuàng)建一個4選1數(shù)據(jù)選擇器的原理圖4.4選1數(shù)據(jù)選擇器的功能仿真結(jié)果實驗目的數(shù)據(jù)選擇器是數(shù)字電路中重要的邏輯器件，本實驗通過創(chuàng)建一個門級4選1數(shù)據(jù)選擇器的過程學會使用Verilog-XL仿真器對數(shù)字電路進行功能仿真的過程和方法。包括學會層次化、模塊化的設計方法以及對NCSU數(shù)字器件庫的調(diào)用。創(chuàng)建一個2選1數(shù)據(jù)選擇器的模塊本次實驗我們通過先創(chuàng)建一個2選1的數(shù)據(jù)選擇器模塊，再調(diào)用它構建一個4選1的數(shù)據(jù)選擇器，以此學習層次化、模塊化的設計方法。要畫出2選1的數(shù)據(jù)選擇器，首先我們需要復習一下它的

2、真值表。數(shù)據(jù)選擇信號線Sel輸出數(shù)據(jù)Out0A1B因此布爾邏輯表達式為：Out=A-Sei+B-Sei，可以看出實現(xiàn)上述邏輯關系很簡單，只需要1個反相器、2個二輸入端與門和1個二輸入端或門即可。啟動Cadence，調(diào)用CIW(CommandInterpreterWindow)首先啟動計算機，在cdsusrHome文件夾中創(chuàng)建一個子文件夾，我取的名字為vloglabs，當然同學們也可取不同的名字。但無論如何請記住一定要創(chuàng)建這個子文件夾，這樣才不會影響到cdsusr根目錄下的一些重要文件。打開終端，執(zhí)行下列命令，打開CIW窗口。$cdvloglabs$icfb&在CIW窗口中點擊ToolsLibr

3、aryManager.,將打開庫管理器。點擊庫管理器中的File-NewLibrary.,將打開NewLibrary對話窗口，現(xiàn)創(chuàng)建一個新庫取名為my_test_bench。見圖1。點擊OK彈出關聯(lián)工藝庫對話框，選擇Dontneedtechfile。OK。在新創(chuàng)建的Library中新建一個原理圖，取名mux2_l,點擊OK進入原理圖編輯器，添加器件，選擇NCSU_Digital_Parts器件庫，將一個反相器，2個二輸入端與門和1個二輸入端或門放入原理圖編輯器中。然后按照圖2所示添加管腳連接器件。圖2.Mux2_l原理圖連線點擊CheckandSave(f8)保存創(chuàng)建的原理圖。在創(chuàng)建2選1數(shù)據(jù)

4、選擇器的圖標之前需要先對其進行功能仿真，以驗證其邏輯的正確性。在原理圖編輯器中點擊菜單ToolsSimulationVerilog-XL,彈出對話框SetupEnvironment,確認Library、Cell和View欄目選擇正確，見圖3。 重慶大學通信工程學院IC設計實驗專用圖5.創(chuàng)建testfixture對話框 重慶大學通信工程學院IC設計實驗專用圖3.Verilog-XL環(huán)境設置對話框點擊OK，彈出Verilog-XL集成環(huán)境操作界面對話框如圖4所示。圖4.Verilog-XL集成環(huán)境操作界面點擊菜單Stimulus-Verilog.彈出一對話框（圖5）,告訴你沒有testfixtur

5、e,是否創(chuàng)建一個？點擊Yes。這時又會打開StimulusOptions對話框，同時可以看到testfixture.verilog文件已經(jīng)自動創(chuàng)建了，見圖6。圖6.StimulusOptions對話框在Mode欄目中點擊Copy,CopyFrom欄目中的文件名鍵入testfixture.verilog,保留其他默認路徑和文件名，選中最下面欄目中的兩項,MakeCurrentTestFixture，和CheckVerilogSyntax，見圖7所示。圖7.復制testfixture.verilog模板文件點擊Apply。此時一個叫testfixture.new的文件已自動創(chuàng)建好了，見圖8.圖8.

6、修改testfixture.new文件我們需要修改它的內(nèi)容，選中mode欄目的Edit選項，點擊OK。gedit編輯器會自動打開自動創(chuàng)建的testfixture.new文件，默認的內(nèi)容如圖9所示。圖9.默認的testfixture.new文件內(nèi)容為了對2選1數(shù)據(jù)選擇器進行功能驗證仿真，我們需要修改這個testfixture文件,請按圖10的內(nèi)容進行修改，注意其中的分號一個也不能少。圖10.自動創(chuàng)建testfixture對話框修改完畢后請保存這個文件。大家注意到在Verilog語言中#10表示延時10個時間單位(timeunit)，之所以我在備注中標示出10ns是因為我把仿真的時間單位設置成了n

7、s，當然也可根據(jù)你的需要設置成s,ps，可設置的最小時間單位為fs,具體操作如下，在Verilog-XLIntegration界面，點擊Setup-Netlist見圖11。圖11.VerilogNetlistingOptions對話框然后退出gedit編輯器。回到StimulusOptions對話框，Mode欄目點擊Select,文件名選testfixture.new，點擊OK回到Verilog-XLIntegration對話框。至此所有準備工作完畢，可以開始進行2選1數(shù)據(jù)選擇器的功能仿真了。點擊左上角的StartInteractive圖標或點擊菜單Simulation-StartIntera

8、ctive開始仿真。先進行Compiling，完成后結(jié)果顯示如圖12所示。圖12.Compiling完成后信息窗口點擊左側(cè)上方第二行的Continue圖標或點擊菜單Simulation-Continue完成整個仿真過程。結(jié)果顯示如圖13所示。圖13.Simulation完成后信息窗口從這個窗口中我們無法看到任何詳細的仿真結(jié)果，要想查看2選1數(shù)據(jù)選擇器的輸入/輸出功能仿真波形，需要調(diào)用SimVision工具，點擊左側(cè)工具欄的右下角圖標ViewWaveforms或點擊菜單DebugUtilitiesViewWaveforms.即可。這時SimVision工具啟動了，見圖14。圖14.SimVisi

9、on工具操作界面打開的只是一個空的無任何波形顯示的操作界面，要顯示2選1數(shù)據(jù)選擇器的仿真結(jié)果波形，點擊菜單Windows-New-DesignBrowser會彈出DesignBrowser界面（圖15），仍然沒有任何波形。圖15.DesignBrowser界面點擊左邊欄目中test圖標旁邊的+號，會打開一個叫top的子圖標，再點擊top,右邊欄目會出現(xiàn)A,B,Out,Sel四個信號，見圖16。圖16.展開test圖標顯示top圖標按住Shift鍵用鼠標點擊A和Sel將會選中所有四個信號，再點擊第二行欄目靠右邊的輸出波形圖標或?qū)⑹髽艘浦吝x中信號的區(qū)域點擊鼠標右鍵執(zhí)行SendtoWaveformW

10、indow即可得到仿真結(jié)果的輸出波形，見圖17所示。MonMay5,14:50QHelpApplicationsActions笑W尊Virtuoso*VerilogEnvironmentforVerilog-XLIntegrationWaveform1-SimVisionFileEditViewExploreFormatWindowsSearchNames：signal|SearchTimes：|Value|億TimeA02j|nszlTimeRange：|o:50nsnnnnJWjuinnJ*nnnnJ*nmuuBaseline=0Cursor-BasElinE=0ABouseCursor丁

11、ooooBaseline=0TimeA=001Ons|20ns|30ns|40ns圖17.2選1數(shù)據(jù)選擇器功能仿真結(jié)果波形觀察波形得知，在Sel為0時，Out二A；Sel為1時，Out=B,功能正確。 重慶大學通信工程學院ic設計實驗專用創(chuàng)建一個4選1數(shù)據(jù)選擇器的原理圖現(xiàn)在就可以基于2選1數(shù)據(jù)選擇器進行4選1數(shù)據(jù)選擇器的設計了。因為是基于模塊的層次化設計，我們需要先創(chuàng)建2選1數(shù)據(jù)選擇器模塊的圖標，按照在實驗一學過的方法創(chuàng)建一個如圖18所示的圖標，保存該文件，退出圖標編輯器。圖18.2選1數(shù)據(jù)選擇器模塊的圖標與2選1數(shù)據(jù)選擇器不同，一個4選1數(shù)據(jù)選擇器有兩根數(shù)據(jù)選擇線ss,要畫出它10的原理圖，

12、還是先讓我們復習一下其邏輯表達式吧：=Dss+Dss+Dss+Dss010110210310因為要使用2選1數(shù)據(jù)選擇器作為構建模塊，而它只有一根數(shù)據(jù)選擇線，所以需要對上式變換，數(shù)據(jù)之后只配一根數(shù)選線，可以將第一、二項合并，提取公因子幾,再將第三、四項合并，提取公因子s，于是我們得到以下表達式：1=(Ds+Ds)s+(Ds+Ds)s0010120301從上式得知，我們需要3個2選1數(shù)據(jù)選擇器來構建一個4選1數(shù)據(jù)選擇器。其中兩個2選1數(shù)據(jù)選擇器由5線控制(括號內(nèi)的數(shù)據(jù))，分別選#D0-D3,另一個2選1003數(shù)據(jù)選擇器由s線控制，選擇前兩個數(shù)選器輸出的結(jié)果。1回到LibraryManager，根據(jù)

13、上式創(chuàng)建一個4選1數(shù)據(jù)選擇器原理圖如圖19所示。同學們注意到了該電路中用到了Wire(wide),這是用來表示總線的?？偩€的使用方法詳見以下的文字說明。圖19.4選1數(shù)據(jù)選擇器完整原理圖總線中導線的數(shù)目用尖括號中的數(shù)字說明，4選1數(shù)選器有兩根數(shù)選線，所以總線pin的名稱用s表示。點擊菜單AddWireName.彈出AddWireName對話框（圖20）,在Names欄目鍵入如圖20所示的導線名稱，回到原理圖編輯器中，選中相應導線放置好名稱，共有3處位置，分別放置s,s,s。圖20.AddWireName對話框原理圖繪制完畢后點擊CheckandSave保存文件。 重慶大學通信工程學院IC設計實

14、驗專用4.4選1數(shù)據(jù)選擇器的功能仿真結(jié)果按照2選1數(shù)選器的操作程序進行仿真，點擊Tools-Simulation-Verilog-XL開始，這次創(chuàng)建的testfixture.new文件和2選1數(shù)選器不同，請按圖21所示內(nèi)容修改默認文件。/Verilogstimulusfile./Pleasedonotcreateamoduleinthisfile./Defaultverilogstimulus.initialbeginD3,D2,D1,DO=4b0001;sl:O=2*bOO;endalways#10DO=D0;always#20DI=D1;always#40D2=D2;always#80D3=D3;always#160s0=s0;always#320sl=sl;Ln1,Col1always#640finish;|-3icu