常用時(shí)序電路設(shè)計(jì)

1、可編程邏輯器件應(yīng)用常用時(shí)序電路設(shè)計(jì)工作地點(diǎn)：行政樓504 電 話： E_mail： QQ：286035541電子專業(yè)核心課程1主要內(nèi)容 觸發(fā)器設(shè)計(jì)移位寄存器設(shè)計(jì) 計(jì)數(shù)器設(shè)計(jì)分頻器設(shè)計(jì)狀態(tài)機(jī)設(shè)計(jì) 2D觸發(fā)器設(shè)計(jì)上升沿觸發(fā)的D觸發(fā)器異步復(fù)位上升沿觸發(fā)的D觸發(fā)器異步置位上升沿觸發(fā)的D觸發(fā)器異步復(fù)位和置位上升沿觸發(fā)的D觸發(fā)器同步復(fù)位上升沿觸發(fā)的D觸發(fā)器同步置位上升沿觸發(fā)的D觸發(fā)器帶異步復(fù)位和時(shí)鐘使然、上升沿觸發(fā)的D觸發(fā)器3上升沿觸發(fā)的D觸發(fā)器參考設(shè)計(jì)必須滿足數(shù)據(jù)建立時(shí)間和保持時(shí)間/* 上升沿觸發(fā)的D觸發(fā)器參考設(shè)計(jì)*/module d_flipflop_1(d,cp,q); input d,cp; ou

2、tput q; reg q; always(posedge cp)begin q = d;endendmodule 4/* 異步復(fù)位、上升沿觸發(fā)的D觸發(fā)器*/module d_flipflop_2(d,cp,reset,q); input d,cp,reset; output q; reg q; always(posedge cp or negedge reset) beginif(reset=1b0) q=1b0;elseq = d; endendmodule 異步復(fù)位、上升沿觸發(fā)的D觸發(fā)器5異步置位、上升沿觸發(fā)的D觸發(fā)器/* 異步置位、上升沿觸發(fā)的D觸發(fā)器*/module d_flipfl

3、op_3(d,cp,set,q); input d,cp,set; output q; reg q; always(posedge cp or negedge set) beginif(set=1b0) q=1b1;elseq = d; endendmodule 6異步復(fù)位和置位、上升沿觸發(fā)的D觸發(fā)器/* 異步復(fù)位和置位、上升沿觸發(fā)的D觸發(fā)器*/module d_flipflop_4（d,cp,set,reset,q); input d,cp,reset,set; output q; reg q; always(posedge cp or negedge reset or negedge se

4、t) beginif(reset=1b0) q=1b0;else if(set=1b0)q=1b1;else q = d; endendmodule 7同步復(fù)位、上升沿觸發(fā)的D觸發(fā)器/* 同步復(fù)位、上升沿觸發(fā)的D觸發(fā)器*/module d_flipflop_5（d,cp,reset,q); input d,cp,reset; output q; reg q; always(posedge cp) beginif(reset=1b0) q=1b0;elseq= d; endendmodule 8同步置位、上升沿觸發(fā)的D觸發(fā)器/* 同步置位、上升沿觸發(fā)的D觸發(fā)器*/module d_flipflo

5、p_6（d,cp,set,q); input d,cp,set; output q; reg q; always(posedge cp) beginif(pset=1b0) q=1b1;elseq= d; endendmodule9/*異步復(fù)位和時(shí)鐘使然、上升沿觸發(fā)的D觸發(fā)器*/module dff_3（data,clk,en,reset，q); input data,clk,reset,en; output q; reg q; always(posedge clk or negedge reset) beginif(reset=1b0) q=1b0;else if(en=1b1)q= dat

6、a; endendmodule 異步復(fù)位和時(shí)鐘使然、上升沿觸發(fā)的D觸發(fā)器10 Shift Register移位寄存器是一種在時(shí)鐘脈沖的作用下，將寄存器中的數(shù)據(jù)按位移動(dòng)的邏輯電路。主要功能：串并轉(zhuǎn)換串行輸入串行輸出串行輸入并行輸出并行輸入串行輸出11 串入串出移位寄存器基本串入串出移位寄存器原理圖 8位移位寄存器由8個(gè)D觸發(fā)器串聯(lián)構(gòu)成，在時(shí)鐘信號(hào)的作用下，前級(jí)的數(shù)據(jù)向后移動(dòng)。12/* 串入串出移位寄存器參考設(shè)計(jì)*/module shift_1（din,clk,dout); input din,clk; output dout; reg dout; reg tmp1,tmp2,tmp3,tmp4,

7、tmp5,tmp6,tmp7; always(posedge clk) begintmp1=din;tmp2=tmp1;tmp3=tmp2;tmp4=tmp3;tmp5=tmp4;tmp6=tmp5;tmp7=tmp6;dout=tmp7; endendmodule 串入串出移位寄存器參考設(shè)計(jì)13 串入并出shift register 4 位串行輸入并行輸出移位寄存器的邏輯電路如圖所示。該寄存器由4個(gè)同步D觸發(fā)器組成這種D觸發(fā)器的R端是是非同步清零端。14/* 串入并出移位寄存器參考設(shè)計(jì)*/module shift_2（din,clk,clr,q); input din,clk,clr; ou

8、tput 3:0 q; reg 3:0 q; always(posedge clk or negedge clr) beginif(clr=1b0)q=4b0000;elseq0=din;q=q1; endendmodule 串入并出移位寄存器參考設(shè)計(jì)15 并入串出shift register并入串出移位寄存器可以將一組二進(jìn)制數(shù)并行送入一組寄存器，然后把這些數(shù)據(jù)串行從寄存器內(nèi)輸出。一個(gè)同步并入串出移位寄存器的基本管腳： 并行輸出輸入端：data 時(shí)鐘脈沖輸入端：clk 加載數(shù)據(jù)端：load 串行數(shù)據(jù)輸出端：dout16/* 串入并出shift register參考設(shè)計(jì)*/module shif

9、t3（clk,din, load,q); input clk,load; input 3:0 din; output q; reg q; reg 3:0 tmp; always(posedge clk ) beginif(load=1b1) tmp=din;elsebegintmp=tmp1;tmp0=1b0;endq=tmp3; endendmodule 串入并出shift register參考設(shè)計(jì)17 計(jì)數(shù)器設(shè)計(jì)計(jì)數(shù)器是一種典型的時(shí)序器件，常用于對(duì)時(shí)鐘脈沖的個(gè)數(shù)進(jìn)行計(jì)數(shù)，還用于定時(shí)，分頻，產(chǎn)生同步脈沖。按觸發(fā)方式分：同步計(jì)數(shù)器和異步計(jì)數(shù)器。最容易的計(jì)數(shù)器設(shè)計(jì)就是cnt=cnt+1，但是你可

10、能得不到最好的結(jié)果。18 基本計(jì)數(shù)器的設(shè)計(jì)基本計(jì)數(shù)器只能實(shí)現(xiàn)單一遞增或遞減計(jì)數(shù)功能沒有其他控制端。 以遞增計(jì)數(shù)器為例，介紹其Verilog HDL設(shè)計(jì)方法。 遞增計(jì)數(shù)器基本引腳：時(shí)鐘輸入端：clk計(jì)數(shù)輸出端：cnt19Verilog HDL參考設(shè)計(jì)（1）module count (clk,cnt);input clk;output 2:0 cnt;reg 2:0 cnt;always(posedge clk )beginif(cnt=7)cnt=0;elsecnt=cnt+1;endendmodule20module cnt (clk,cnt);input clk;output 2:0 cnt

11、;reg 2:0 cnt;reg 2:0 next_cnt;always(cnt )begincase(cnt)3h0:next_cnt=3h1; 3h1:next_cnt=3h2; 3h2:next_cnt=3h3; 3h3:next_cnt=3h4; 3h4:next_cnt=3h5; 3h5:next_cnt=3h6; 3h6:next_cnt=3h7; 3h7:next_cnt=3h0; default:next_cnt=3b000;endcaseendalways(posedge clk )cnt=next_cnt;endmoduleVerilog HDL參考設(shè)計(jì)（2）21問題思考1

12、.上述描述的是一個(gè)模為多少的計(jì)數(shù)器？2.請(qǐng)自行設(shè)計(jì)一個(gè)同步模12計(jì)數(shù)器3.在2基礎(chǔ)上進(jìn)行修改，設(shè)計(jì)一個(gè)帶異步復(fù)位的模12計(jì)數(shù)器。4.同步復(fù)位的模12計(jì)數(shù)器如何設(shè)計(jì)？22 項(xiàng)目設(shè)計(jì)1一、目的(1)實(shí)現(xiàn)帶計(jì)數(shù)允許和復(fù)位端的十進(jìn)制、六進(jìn)制和60進(jìn)制計(jì)數(shù)器；(2)掌握計(jì)數(shù)器類型模塊的描述方法；(3)掌握Veriog HDL模塊的層次化設(shè)計(jì)方法。23二、說明計(jì)數(shù)器是數(shù)字電路系統(tǒng)中最基本的功能模塊之一。設(shè)計(jì)十進(jìn)制、六進(jìn)制和100進(jìn)制計(jì)數(shù)器，要求計(jì)數(shù)器有計(jì)數(shù)允許和復(fù)位輸入及進(jìn)位輸出功能。計(jì)數(shù)時(shí)鐘可以用1Hz信號(hào)，用LED顯示計(jì)數(shù)值。本設(shè)計(jì)要求用仿真和測(cè)試兩種手段來驗(yàn)證計(jì)數(shù)器的功能。實(shí)驗(yàn)時(shí)，可以通過修改十進(jìn)制

13、計(jì)數(shù)器的設(shè)計(jì)得到六進(jìn)制、100進(jìn)制計(jì)數(shù)器。24三、設(shè)計(jì)要求(1) 完成各模塊的Verilog HDL設(shè)計(jì)編碼；(2) 進(jìn)行功能仿真；(3) 下載并驗(yàn)證計(jì)數(shù)器功能；(4) 如果60進(jìn)制計(jì)數(shù)器要求用6進(jìn)制和10進(jìn)制計(jì)數(shù)器搭建電路，請(qǐng)畫出設(shè)計(jì)連接圖，并完成設(shè)計(jì)編碼和驗(yàn)證。25項(xiàng)目設(shè)計(jì)2模擬74LS160芯片HDL設(shè)計(jì) 26分頻器設(shè)計(jì)2的整數(shù)次冪的分頻器設(shè)計(jì)；偶分頻電路設(shè)計(jì)；占空比為1:15的分頻電路設(shè)計(jì)。27 用Verilog語言完成對(duì)時(shí)鐘信號(hào) CLK 的 2 分頻， 4 分頻， 8 分頻， 16 分頻。 這也是最簡(jiǎn)單的分頻電路，只需要一個(gè)計(jì)數(shù)器即可 。2、4、8、16分頻電路設(shè)計(jì)28電路的功能仿真

14、波形296分頻電路設(shè)計(jì)與實(shí)現(xiàn) 對(duì)于分頻倍數(shù)不是 2 的整數(shù)次冪的情況，我們只需要對(duì)源代碼中的計(jì)數(shù)器進(jìn)行一下計(jì)數(shù)控制就可以了，如下面用Verilog設(shè)計(jì)一個(gè)對(duì)時(shí)鐘信號(hào)進(jìn)行 6 分頻的分頻器 30電路的仿真波形圖31 在進(jìn)行硬件設(shè)計(jì)的時(shí)候，往往要求得到一個(gè)占空比不是 1:1 的分頻信號(hào)，這時(shí)仍采用計(jì)數(shù)器的方法來產(chǎn)生占空比不是 1:1 的分頻信號(hào)。下面源代碼描述的是這樣一個(gè)分頻器：將輸入的時(shí)鐘信號(hào)進(jìn)行 16 分頻，分頻信號(hào)的占空比為 1:15 ，也就是說，其中高電位的脈沖寬度為輸入時(shí)鐘信號(hào)的一個(gè)周期。 占空比1:15分頻電路設(shè)計(jì)32電路仿真波形圖33在數(shù)碼管上顯示十進(jìn)制秒計(jì)數(shù)任務(wù)分析： 1.需要將系

15、統(tǒng)時(shí)鐘（50MHz）分頻，得到1Hz分頻時(shí)鐘。 2.對(duì)分頻時(shí)鐘進(jìn)行十進(jìn)制計(jì)數(shù)。 3.將計(jì)數(shù)器計(jì)數(shù)結(jié)果送數(shù)碼管譯碼器上。 4.選擇數(shù)碼管顯示。 34在數(shù)碼管上顯示十進(jìn)制秒計(jì)數(shù)電路框圖：數(shù)碼管譯碼電路產(chǎn)生位選信號(hào)傳送 4位BCD碼clk_sysnum_bcd3.0seg7.0scan3.0led0led1led2led3系統(tǒng)時(shí)鐘分頻電路十進(jìn)制計(jì)數(shù)器clk_1scnt103.0rst35用4位led數(shù)碼管顯示“9527” 任務(wù)分析： 輪流打開4個(gè)數(shù)碼管，每個(gè)數(shù)碼管顯示0.01s0.1s，由于視覺暫留效應(yīng)，就好像顯示4個(gè)不同的數(shù)字。設(shè)計(jì)思路：1.打開scan0的時(shí)候，在abcdefg線上賦值“9” 2

16、.打開scan1的時(shí)候，在abcdefg線上賦值“5” 3.打開scan2的時(shí)候，在abcdefg線上賦值“2” 4.打開scan3的時(shí)候，在abcdefg線上賦值“7” 36用4位led數(shù)碼管顯示“9527” 電路框圖：數(shù)碼管譯碼電路系統(tǒng)時(shí)鐘分頻電路 2位計(jì)數(shù)器產(chǎn)生2位位選碼 2-4線譯碼器產(chǎn)生位掃描信號(hào)傳送 4位BCD碼clk_sysclk_scanscan_sel1.0num_bcd3.0seg7.0scan3.0led0led1led2led337用4位led數(shù)碼管顯示“9527” （1）輸入輸出端口定義：一共有幾組輸入輸出端口？（2）設(shè)計(jì)掃描信號(hào)：首先要降低掃描速度，生成一個(gè)大約為0

17、.01s-0.1s的時(shí)鐘分頻電路，由系統(tǒng)時(shí)鐘分頻，系統(tǒng)時(shí)鐘定義為sysclk，分頻后的時(shí)鐘定義為div_scan。（第一個(gè)always語句塊）（3）利用分頻后的時(shí)鐘信號(hào)產(chǎn)生一個(gè)2位的位選編碼信號(hào)。（第二個(gè)always語句塊，用2位計(jì)數(shù)器實(shí)現(xiàn)）（4）將2位的位選編碼譯碼，產(chǎn)生四個(gè)數(shù)碼管的四根掃描線，依次循環(huán)掃描。 （第三個(gè)always語句塊，用2-4線譯碼器實(shí)現(xiàn)）（5）分不同的時(shí)間把9、5、2、7放到數(shù)碼管的段碼線上去。即在位選碼分別為00、01、10、11的時(shí)候在abcdefg上放置9、5、2、7，用一個(gè)case語句，掃描第一個(gè)數(shù)碼管時(shí)放第一個(gè)數(shù)，依次類推。（第四個(gè)always語句塊）（6）7段數(shù)碼管譯碼電路，從二進(jìn)制到abdcdefg譯碼。（第五個(gè)always語句塊） 38設(shè)計(jì)具有復(fù)位功能的電子秒表任務(wù)分析： 1.需要將系統(tǒng)時(shí)鐘（50MHz）分頻，得到1Hz分頻時(shí)鐘。按分頻時(shí)鐘進(jìn)行六十進(jìn)制計(jì)