參數(shù)化程式設(shè)計(jì)

1、1第六章參數(shù)化程式設(shè)計(jì)6.1 參數(shù)化元件宣告及啟動(dòng)6.2 參數(shù)化重覆性元件啟動(dòng)第六章參數(shù)化程式設(shè)計(jì)6-1 參數(shù)化元件宣告及啟動(dòng)6-2 參數(shù)化重覆性元件啟動(dòng) 6-2-1 forgenerate敘述句 6-2-2 ifgenerate敘述句2 本章之主要目的為討論參數(shù)化VHDL程式設(shè)計(jì)之概念及其相關(guān)指令。在介紹了三種架構(gòu)描述模式後，我們已具備了基本的VHDL程式設(shè)計(jì)能力。然而，對(duì)於較為複雜的數(shù)位電路而言，進(jìn)一步使用參數(shù)化的指令，來(lái)簡(jiǎn)化其電路描述的複雜度仍有其必要性。本章之重點(diǎn)主要是考慮下列二種情形電路之簡(jiǎn)化： 第一、我們知道在結(jié)構(gòu)模式描述法中，元件每個(gè)輸出入埠數(shù)值範(fàn)圍應(yīng) 為固定，但若將一些功能相同

2、但輸出入埠大小不同之元件予以 各別宣告，則會(huì)增加程式不必要的複雜度。因此我們希望只需 做一次元件宣告，然後在後續(xù)的元件啟動(dòng)過(guò)程中，再依情況改 變?cè)敵鋈氩捍笮?，如此則可降低程式設(shè)計(jì)複雜度。在 6.1 節(jié)中我們會(huì)討論之此種簡(jiǎn)化之方式。 第二、在一些情形下我們可能會(huì)使用許多完全相同之元件，若將這些 元件予以個(gè)別啟動(dòng)，也會(huì)增加程式不必要的複雜度。因此我們 希望使用更方便的參數(shù)化元件啟動(dòng)指令，來(lái)進(jìn)一步簡(jiǎn)化程式設(shè) 計(jì)。此種更方便的參數(shù)化元件啟動(dòng)指令會(huì)在6.2節(jié)中介紹之。3 在以往的單體或元件宣告中，每個(gè)輸出入埠之?dāng)?shù)值範(fàn)圍需為固定。本節(jié)主要為討論另外一種宣告方式，其允許每個(gè)輸出入埠之?dāng)?shù)值範(fàn)圍可以變化。

3、此種宣告方式之語(yǔ)法如下： entity 單體名稱 is generic ( 參數(shù)名稱： 參數(shù)資料型態(tài) := 預(yù)設(shè)值) ; port ( 信號(hào) 1 ： 模式 1 資料型態(tài)1 ; 信號(hào) 2 ： 模式 2 資料型態(tài)2 ; 信號(hào) N ： 模式 N 資料型態(tài) N ) ; end單體名稱 ; 在上述的宣告中，我們定義了一個(gè)參數(shù)化的單體，並指明了其參數(shù)之名稱及預(yù)設(shè)值。該參數(shù)可以用來(lái)定義每一個(gè)輸出入埠信號(hào)之資料型態(tài)，進(jìn)而影響其數(shù)值範(fàn)圍。 參數(shù)化元件宣告及啟動(dòng)6-14舉例來(lái)說(shuō)，以下為一完整的參數(shù)化的單體宣告及其架構(gòu)描述程式： entity AND_GATE is generic (K : NATURAL :=

4、2); port ( A : in bit_vector(1 to K) ; Z : out bit ) ; end AND_GATE ; architecture generic_ex of AND_GATE is begin process (A) variable AND_OUT : bit ; begin AND_OUT := 1; for i in 1 to K loop AND_OUT := AND_OUT and A( i ); end loop ; Z 信號(hào) 1 , 埠信號(hào)名稱 2 = 信號(hào) 2 , . 埠信號(hào)名稱 n = 信號(hào) n ) ; 元件標(biāo)題：元件名稱 generic

5、map (參數(shù)值) port map ( 信號(hào) 1 , 信號(hào) 2 , . 信號(hào) n ) ;8承續(xù)前一例子，若我們擬啟動(dòng)元件 AND_GATE，且其輸入之位元數(shù)為10，假設(shè)連接至輸入A之信號(hào)為 Sin，且其型態(tài)為 bit_vector(1 to 10)，而連接至輸出Z之信號(hào)為 Sout，且其型態(tài)為 bit，則名稱對(duì)映式啟動(dòng)方式為 my_gate : AND_GATE generic map(10) port map(A = Sin, Z = Sout); 而位置對(duì)映式啟動(dòng)方式為 my_gate : AND_GATE generic map(10) port map (Sin, Sout); 根據(jù)

6、上述語(yǔ)法，以下為一個(gè)使用此一單體AND_GATE之完整VHDL程式： entity USE_AND_GATE is port( Sin : in bit_vector(1 to 10); Sout : out bit); end USE_AND_GATE; architecture dataflow of USE_AND_GATE is component AND_GATE generic (K : NATURAL := 10); port ( A : in bit_vector(1 to K) ; Z : out bit ) ; end component ; begin my_gate:

7、AND_GATE generic map(10) port map (Sin, Sout); end dataflow;9圖 6.2 顯示USE_AND_GATE.vhd 之執(zhí)行結(jié)果。由於在此程式中K之為10，因此A之最大值是1111111111(或者是十六進(jìn)制3FF)，其代表A(1)=A(2).=A(10)=1。在此情形下輸出為1，其他情況輸出應(yīng)為0。圖6.2USE_AND_GATE.vhd 之執(zhí)行結(jié)果10以下為另一個(gè)參數(shù)化的單體宣告及其架構(gòu)描述程式： library ieee; use ieee.std_logic_1164.all ; entity my_reg_k is generic

8、 ( K : integer :=7) ; port ( clk : in std_logic ; Qin : in std_logic_vector( K downto 0); Qout : out std_logic_vector(K downto 0); end my_reg_k; architecture behavior of my_reg_k is begin process(clk, Qin) begin if clkEVENT and clk= 1 then Qout 信號(hào) 1 , 埠信號(hào)名稱 2 = 信號(hào) 2 , . 埠信號(hào)名稱 n = 信號(hào) n ) ; end genera

9、te ;此語(yǔ)法使用名稱對(duì)映之方式啟動(dòng)元件，但我們也可用位置對(duì)映的方式完成之。上述語(yǔ)法中之to可換成downto，而語(yǔ)法中之開始值及結(jié)束值可決定元件產(chǎn)生之?dāng)?shù)量。16以下為使用此敘述句之程式，其目的為描述一個(gè)四位元加法器： entity FULL_ADDER4 is port(A,B : in bit_vector(3 downto 0); Cin : in bit; SUM : out bit_vector(3 downto 0); Cout : out bit); end FULL_ADDER4; architecture for_generate of FULL_ADDER4 is comp

10、onent FA port(PA,PB,PC : in bit; PCOUT, PSUM : out bit); end component ; signal CAR : bit_vector(4 downto 0) ; begin CAR(0) = Cin ; fa_generate: for K in 3 downto 0 generate fa_3to0 : FA port map (A(K), B(K), CAR(K), CAR(K+1), SUM(K); end generate ; Cout = CAR(4); end for_generate;17在此程式中我們使用了元件名稱為F

11、A之一位元全加器，並用for.generate.敘述句將之重覆啟動(dòng)四次，所以獲得了四個(gè)一位元全加器其連接情形如圖6.5所示。以下則為每一個(gè)一位元全加器之描述程式： entity FA is port (PA,PB,PC : in bit; PCOUT, PSUM : out bit); end FA ; architecture dataflow of FA is begin PSUM = PA xor PB xor PC ; PCOUT 信號(hào) 1 , 埠信號(hào)名稱 2 = 信號(hào) 2 , . 埠信號(hào)名稱 n = 信號(hào) n ) ; end generate ;此語(yǔ)法使用名稱對(duì)映之方式啟動(dòng)元件，但我

12、們也可用位置對(duì)映的方式完成之。以下為使用此敘述句之程式，其目的為描述一個(gè)四位元位移暫存器：21entity sft_reg_4 is port(Din, clk : in bit; D : out bit_vector(0 to 3);end sft_reg_4;architecture if_generate of sft_reg_4 is component D_FF port(Qin, clk : in bit ; Qout : out bit ); end component; signal Q : bit_vector(0 to 3);beginG1: for K in 0 to 3

13、 generateG2: if K=0 generate dff_0: D_FF port map (Din, clk, Q(K); end generate;G3: if K0 generate d_ff_123: D_FF port map (Q(k-1), clk, Q(K); end generate; end generate; D = Q;end if_generate;22在此程式中我們使用了元件名稱為 D_FF之D 型正反器，並結(jié)合了if.generate.及for.generate.敘述句將之重覆啟動(dòng)四次，所以獲得了四位元位移暫存器其連接情形如圖6.7所示。以下則為每一個(gè)D型

14、正反器之描述程式： entity D_FF is port (Qin, clk : in bit ; Qout : out bit ); end D_FF ; architecture behavior of D_FF is begin process(Qin, clk) begin if (clkEVENT and clk = 1 ) then Qout = Qin ; end if ; end process; end behavior ;23圖6.7 四位元位移暫存器24圖 6.8 顯示sft_reg_4.vhd之執(zhí)行結(jié)果。在第一個(gè)脈衝週期時(shí)我們?cè)O(shè)定 Din為1，因此在clk第一次由 0 轉(zhuǎn) 1 時(shí)D(0)=1 而 D(1)=D(2)=D(3)=0