2022年薄膜沉積設(shè)備行業(yè)發(fā)展現(xiàn)狀及細分品類分析

1、2022年薄膜沉積設(shè)備行業(yè)發(fā)展現(xiàn)狀及細分品類分析一、薄膜沉積是芯片制造的關(guān)鍵工藝，薄膜種類多與工藝復(fù)雜性構(gòu)筑高壁壘1、芯片是由數(shù)層薄膜堆疊而成，薄膜沉積是芯片前道制造中的“加法工藝”芯片是由一系列有源和無源電路元件堆疊而成的 3D 結(jié)構(gòu)，薄膜沉積是芯片前道制造的核心工藝之一。從芯片截取 橫截面來看，芯片是由一層層納米級元件堆疊而成，所有有源電路元件（例如晶體管、存儲單元等）集中在芯片底 部，另外的部分由上層的鋁/銅互連形成的金屬層及各層金屬之間的絕緣介質(zhì)層組成。芯片前道制造工藝包括氧化擴 散、薄膜沉積、涂膠顯影、光刻、離子注入、刻蝕、清洗、檢測等，薄膜沉積是其中的核心工藝之一，作用是在晶 圓表

2、面通過物理/化學方法交替堆疊 SiO2、SiN 等絕緣介質(zhì)薄膜和 Al、Cu 等金屬導(dǎo)電膜等，在這些薄膜上可以進行 掩膜版圖形轉(zhuǎn)移（光刻）、刻蝕等工藝，最終形成各層電路結(jié)構(gòu)。由于制造工藝中需要薄膜沉積技術(shù)在晶圓上重復(fù) 堆疊薄膜，因此薄膜沉積技術(shù)可視為前道制造中的“加法工藝”。薄膜沉積是決定薄膜性能的關(guān)鍵，相關(guān)工藝和設(shè)備壁壘很高。芯片制造的關(guān)鍵在于將電路圖形轉(zhuǎn)移到薄膜上這一過 程，薄膜的性能除了與沉積材料有關(guān)，最主要受到薄膜沉積工藝的影響。薄膜沉積工藝/設(shè)備壁壘很高，主要來自： 第一，芯片由不同模塊工藝集成，薄膜沉積是大多數(shù)模塊工藝的關(guān)鍵步驟，薄膜本身在不同模塊/器件中的性能要求 繁多且差異化明

3、顯；第二，薄膜沉積工藝需要滿足不同薄膜性能要求，新材料出現(xiàn)或器件結(jié)構(gòu)的改變要求不斷研發(fā) 新的工藝或設(shè)備；第三，更嚴格的熱預(yù)算要求更低溫的生長工藝，薄膜性能不斷提升要求設(shè)備具備更好集成度，另 外，沉積過程還要考慮沉積速率、環(huán)境污染等指標。下面幾節(jié)，我們從薄膜種類與應(yīng)用、芯片制造模塊工藝、性能 指標等角度來闡釋薄膜沉積行業(yè)的高壁壘。2、薄膜主要分為半導(dǎo)體、介質(zhì)、金屬三大類，薄膜種類針對不同場景有不同側(cè)重常見的薄膜主要分為半導(dǎo)體、介質(zhì)、金屬/金屬化合物薄膜三大類，特點在于沉積材料與不同場景下應(yīng)用的復(fù)雜多樣， 并且材料的進步伴隨制程等的演變，推動薄膜沉積工藝/設(shè)備不斷研發(fā)。1）半導(dǎo)體薄膜：應(yīng)用范圍有限

4、，主要用于制備源/漏極的溝道區(qū)、單晶外延層和 MOS 柵極等。分為單晶硅、多晶硅、 非晶硅等，其中多晶硅（Poly-Si）主要用于 MOS 的柵極等，單晶硅一般采用外延法制備，在單晶表面生長出完全 排列有序的單晶體層，非晶硅/鍺硅（-Si/SiGe）主要用于光伏領(lǐng)域和填充半導(dǎo)體前段工藝源/漏的溝道區(qū)。2）介質(zhì)薄膜：應(yīng)用范圍最廣泛，主要用于前段的淺槽隔離、柵氧化層、側(cè)墻、阻擋層、金屬層前介質(zhì)層，后段的金 屬層間介質(zhì)層、刻蝕停止層、阻擋層、抗反射層、鈍化層等，也可以用于硬掩膜。介質(zhì)薄膜是一類具備絕緣性質(zhì)的薄膜，主要用來掩蔽芯片任何器件/金屬間雜質(zhì)相互擴散，因此應(yīng)用范圍最為廣泛。介質(zhì)薄膜沉積主要需要

5、考慮薄膜 厚度、臺階覆蓋率、致密性等。最常見的介質(zhì)薄膜包括氧化硅、氮化硅、低/高介電常數(shù)材料等。摻雜的/不摻雜的 SiO2：應(yīng)用最廣泛的介質(zhì)薄膜，最主要用于淺槽隔離（Shallow Trench Isolation，STI）、多 晶硅柵的柵氧化層與側(cè)墻、層間介質(zhì)層、阻擋層、硬掩膜等。由于 Si 元素豐富且 SiO2 擁有高熔點，允許更寬的工 作溫度范圍，因此 SiO2應(yīng)用最廣泛。沉積過程中，SiO2要求足夠薄，防止應(yīng)力作用產(chǎn)生裂紋，同時要滿足一定臺階 覆蓋率要求，尤其是在電極引線和元件互連時的覆蓋率。SiO2 可以通入硅烷與氧氣制備，也可以通入 TEOS （Si(OC2H5)4，四乙氧基硅烷）

6、與氧氣/臭氧制備，TEOS-SiO2 的薄膜性能更好；而在 SiO2 中摻入雜質(zhì)可以形成例如 對特定離子更好的隔離效果、使薄膜具備更好的填孔能力等特性，常見的如在 SiO2 中摻入磷雜質(zhì)形成磷硅玻璃 （Phospho-silicate Glass，PSG）或者同時摻入磷雜質(zhì)和硼雜質(zhì)形成硼磷硅玻璃（Boro-phospho-silicate Glass， BPSG），一般用于金屬前介質(zhì)層（Pre-metal dielectric，PMD）；也可以摻入 N 元素形成氮氧化物，可用于柵氧化 層、硬掩膜、抗反射涂層等；SiN/Si3N4：絕緣性能好，用于鈍化層、刻蝕停止層、硬掩膜、側(cè)墻等工藝。Si3N

7、4 的特點是相較 SiO2 的結(jié)構(gòu)更 致密、化學穩(wěn)定性高，因此更適合用于鈍化層和刻蝕停止層等用于掩蔽離子擴散，制備難點在于顆粒的控制；但 Si3N4 的介電常數(shù)很高，一般不作為層間介質(zhì)（intern-metal dielectric，ILD），否則會導(dǎo)致導(dǎo)體之間產(chǎn)生大的電容；低介電常數(shù)（k）介質(zhì)：在后段 PMD 中用來替代傳統(tǒng) SiO2。后段金屬層級金屬層間介質(zhì)中，電路導(dǎo)線電阻用 R 表示，寄生電容用 C 表示，由于 R 與導(dǎo)體的橫截面積呈反比，C 與電容極板的距離呈反比，因此隨著制程微縮，布 線之間的距離減小，電容與電阻均變大，產(chǎn)生 RC 信號延遲造成信號失真，影響芯片工作速度。因此需要降低

8、 R 與 C，R=L/S，是電阻率，L 是導(dǎo)線長度，S 是橫截面積，由于增大導(dǎo)體橫截面積不利于制程微縮，因此降低 R 的 辦法是選取電阻率更低的導(dǎo)體，比如用 Cu 替換 Al，而在 Cu 布線之后，很難選擇其他導(dǎo)體替代 Cu 來繼續(xù)降低電阻； C=kA/d，A 是橫截面積，d 是電介質(zhì)膜層厚度，降低橫截面積會導(dǎo)致電阻 R 增加，增加電介質(zhì)膜層厚度會導(dǎo)致間隙 填充更加困難，因此降低 C 的辦法通常是降低 k 值，采用低 k 材料（例如摻雜氟元素等形成的有機材料）替代 SiO2， 低 k 介質(zhì)的工藝壁壘在于保證薄膜較薄同時實現(xiàn)足夠的機械強度、高均勻性等；高 k 介質(zhì)（HFO2、HfSiOx、HfS

9、iON 等）：用于在柵極氧化層中替代多晶硅柵中的 SiO2。晶體管尺寸不斷減小， 需要維持足夠柵電容來保證柵控能力，因此要求柵氧化層厚度繼續(xù)減薄，然而在柵氧化層物理厚度減薄到低于 1.5nm 時，器件漏電流大幅增加，因此需要用高介電常數(shù) k 的介質(zhì)替代 SiO2來維持柵極保持高電容，這樣可以在等 效柵氧厚度（Equvalent Oxide Thickness，EOT）持續(xù)縮小的前提下，使柵介質(zhì)的物理厚度相對較大，來減少柵介 質(zhì)漏電流；3）金屬及金屬化合物薄膜：金屬薄膜主要用于金屬柵極、金屬層、焊盤，金屬化合物薄膜主要用于阻擋層、硬掩膜 等。金屬薄膜包括 Al、Cu 等，具備良好導(dǎo)電性，用于制作

10、電極、導(dǎo)線、超導(dǎo)器件等，關(guān)鍵在于保證沉積速率同時沉 積的金屬薄膜滿足較好的導(dǎo)電性；金屬化合物薄膜包括 TaN、TiN 等。Al/Cu 導(dǎo)線：用于金屬籽晶層與金屬導(dǎo)線，Al 也可以作為金屬柵極。0.13um 以上的制程普遍使用 Al 作為導(dǎo)線， 但在 0.13um 以下制程，由于 Cu 電導(dǎo)率更高，為了減小 RC 延遲，用 Cu 替代 Al 作為導(dǎo)線，既可以保證較高的電導(dǎo) 率，同時還能通過減薄厚度降低電容；鎢（W）：主要用于接觸孔和通孔，也可以用于金屬柵極。接觸孔（Contact）用于將前段工藝制備的晶體管和后 段工藝的第一層金屬層連接，通孔（Via）用于將相鄰金屬層之間的連接，由于 PVD 制

11、備的 Al 和 Cu 臺階覆蓋率較 低，而采用 CVD 方法沉積的 W 臺階覆蓋率高，具有填充高深寬比通孔的能力，但是 W 的電阻率較高，因此 W 不 能用于金屬互連層，專門用來填充接觸孔和通孔；TiN/TaN/Ta/Ti 等金屬化合物：主要用于阻擋層和金屬柵極。在前段接觸孔和后段通孔外部需要沉積一層阻擋層， 用于阻擋 W 的擴散，在后段 Al/Cu 金屬層外側(cè)也需要制備一層阻擋層來阻止 Al/Cu 向介質(zhì)層擴散；WSi2、TiSi2、CoSi2、NiSi 等金屬硅化物：主要用于在柵/源/漏極上層的硅化物層。在前段工藝源極、柵極、漏 極上面沉積一層金屬硅化物，可以降低各電極的電阻，也可以降低柵

12、極對金屬層的電阻。3、邏輯/存儲芯片由多重模塊堆疊，模塊復(fù)雜性構(gòu)筑薄膜沉積工藝技術(shù)高壁壘芯片工藝分為前道制造和后道封裝兩個部分，其中前道制造工藝又分為前、中、后三段工藝，前段和后段工藝分別 形成晶體管等器件和金屬布線，中段工藝用于將二者連接。1）前段工藝（Front end of line，F(xiàn)EOL）：形成芯片底層晶體管等有源 MOS 器件的過程，主要包括淺槽隔離、 源漏極、柵極、側(cè)墻等。在其中，薄膜沉積的主要壁壘在于實現(xiàn)淺槽隔離中薄膜的填充和柵氧化層的厚度減薄等。淺槽隔離（STI）：使用薄膜主要為 SiO2，薄膜沉積的壁壘在于填充過程中不會在溝道內(nèi)部殘留孔隙。STI 目的 是在 Si 襯底上

13、劃分出制備晶體管的區(qū)域，保證不同晶體管工作過程中不會相互干擾。STI 的角度和深度不同對器件 特性造成很大影響，同時隨著制程進步，要求溝槽深寬比逐漸增大，因此要求刻蝕能夠精準控制溝道深度，也需要 保證沉積之后被填充的溝道內(nèi)部不會殘留孔隙而影響隔離效果。另外，由于溝槽區(qū)域尺寸差異較大，對 CMP 工藝也 有所挑戰(zhàn)；源漏溝道工藝：使用非晶硅/鍺硅填充溝道區(qū)，使用 TEOS-SiO2 和 Si3N4 等形成側(cè)墻。溝道工藝是 IC 的核心工藝 之一，確定了晶體管的基本性質(zhì)，主要工藝是在離子注入形成源極/漏極；在 1980s，為了改善短溝道效應(yīng)（溝道縮 小引起的載流子速度飽和，器件性能減弱）而引入側(cè)墻，

14、需要在柵極側(cè)面形成并靠近源漏，防止源漏區(qū)的離子對柵 極造成污染，關(guān)鍵在于對側(cè)墻厚度精確控制，同時要求側(cè)墻保持較好的隔離效果；對于 40nm 以下的工藝，通過外 延法制備-Si/SiGe 可以對溝道區(qū)施加應(yīng)力，可以提高 MOSFET 的開關(guān)速度；柵極工藝：集成電路工藝中最關(guān)鍵的步驟，直接影響 IC 性能，主要用多晶硅/金屬作為柵極，用 SiO2、SiON、高 k 介質(zhì)（HFO2、HfSiOx、HfSiON 等）作為柵氧化層，其中薄膜沉積的壁壘在于保證柵氧化層盡可能薄。柵極制作 中需要用到最先進的光刻、刻蝕與薄膜沉積工藝及設(shè)備，一般在 45nm 以上制程中，使用氧化方法制備 SiO2 作為柵 氧化

15、層，在柵氧化層上通過 CVD 方法沉積多晶硅并經(jīng)過刻蝕形成多晶硅柵；制程進步要求柵氧化層不斷減薄來維持柵電容，但在 45nm 以下制程之后，柵氧化層厚度低于 1.5nm，器件漏電流大幅增加，不得不選用介電常數(shù)更高的 高 k 介質(zhì)替代傳統(tǒng) SiO2作為柵氧化層，相當于在維持同樣?xùn)烹娙萃瑫r增加了等效柵氧化層厚度，同時，由于金屬/金 屬化合物可以降低電阻率等，避免多晶硅柵的耗盡效應(yīng)，在 45nm 制程之后逐漸替代多晶硅作為柵極；硅化物層：使用 WSi2、TiSi2、CoSi2、NiSi 等。在源漏溝道區(qū)或者多晶硅柵極上沉積一層硅化物層，可以降低接 觸電阻，最早發(fā)展起來的是 WSi2，后來在 0.25

16、um 以上 IC 中主要使用 TiSi2，在 0.25um-65/45nm 制程中使用 CoSi2 替代 TiSi2，在 65/45-14nm 和 14nm 以下制程中分別用 NiSi 和低溫 Ti-Si 作為硅化物層；2）中段工藝：包括金屬前電介質(zhì)層（PMD）、阻擋層、接觸孔等。中段工藝主要作用是連接前段器件與后段第一 層金屬，主要壁壘在于對接觸孔鎢栓塞的刻蝕和沉積。PMD：使用 TEOS-SiO2、PSG/BPSG 等填充。用 CVD 方法沉積一層 PMD，防止前后段工藝間雜質(zhì)相互擴散；阻擋層和接觸孔：使用 Ti/TiN 等作為阻擋層，使用鎢填充接觸孔。先刻蝕出接觸孔的形狀，為了防止刻蝕過

17、程中 對接觸孔底層材料的損傷，需要在介質(zhì)層中加入 Ti/TiN 等作為阻擋層；最后生長鎢填充接觸孔，鎢栓塞的形成是實 現(xiàn)前段后段導(dǎo)通的最關(guān)鍵步驟，形成質(zhì)量較差會導(dǎo)致互連電阻增大，影響器件性能，所以關(guān)鍵是刻蝕的高選擇比 （保證刻蝕完而不損傷下層材料）和薄膜沉積的上下均勻性，防止由于上層沉積速率比下層快而形成孔洞。3）后段工藝（Back end of line，BEOL）：主要壁壘在于保證層間介質(zhì)、鈍化層等薄膜的致密性、均勻性等。后 段工藝指形成能將電信號傳輸?shù)叫酒鱾€器件的互聯(lián)線，包括金屬間介質(zhì)層沉積、金屬線條形成、引出焊盤等工藝， 按照功能不同，分類如下：金屬間介質(zhì)層（IMD）/阻擋層/鈍化層

18、等：一般用 SiO2 及低 k 介質(zhì)制作 IMD，使用 Ti/TiN/TaN/Ta 等作為阻擋層， 使用 Si3N4 等作為阻擋層，要求沉積的薄膜致密性好，隔離能力強。IMD/阻擋層薄膜主要防止不同金屬層或者導(dǎo)線 與介質(zhì)層之間雜質(zhì)的相互擴散，鈍化層用來防止最后一層金屬在封測過程中受到污染，因此要求薄膜的致密性好， 隔離和絕緣能力強，其中阻擋層還要求厚度很?。?nm）并且與銅和介質(zhì)材料的粘附性都很好；金屬籽晶層與金屬層：使用 W/Al/Cu 作為籽晶層，Al/Cu 作為金屬布線，要求沉積的導(dǎo)線電阻率低、導(dǎo)電能力強。 在創(chuàng)建金屬互連層過程中，沉積擴散阻擋層是第一步，用于防止層間介質(zhì)層的金屬污染；電

19、鍍方法沉積的金屬較 PVD 法具有更低的電阻率和更好的填充特性，因此一般用電鍍沉積后段金屬層，但是電鍍不能在高電阻的阻擋層上 面成核，需要先使用 PVD 方法在阻擋層上沉積的一層 W/Cu，用作電鍍 Cu 等金屬前的種子層；最后采用電鍍方法 在籽晶層上面填充 Al/Cu 等金屬核，起到金屬互連的作用；硬掩膜（Hardmask）：使用 SiO2、Si3N4、TiN、非晶碳（ACHM）等，主要用于多重曝光工藝等。在制程進 步到 90nm 以下時，光刻尺寸越來越小，需要在晶圓表面形成硬掩膜層配合光刻膠形成掩膜圖形，之后通過刻蝕將 其去除。傳統(tǒng)的硬掩膜層為 SiO2、Si3N4 等，硬度比較有限，逐漸

20、被金屬硬掩膜例如 TiN、摻雜碳的非晶硅（ACHM）等替代；焊盤（pad）：主要使用 Al/Cu/合金，要求沉積的薄膜硬度足夠高。焊盤位于鈍化層的上方，用于將芯片中最后 一層金屬層和 PCB 板鍵合起來。焊盤一般為 Al/Cu/合金襯墊（pad），需要承受住檢測或者鍵合帶來的機械壓力。在 3D NAND 中，底層采用氧化物-氮化物重復(fù)堆疊形成 ON Stack，薄膜壁壘較高，要求厚度和組分均勻，溝道-介 質(zhì)界面缺陷密度低。在 20nm 工藝節(jié)點之后，傳統(tǒng)的平面浮柵 NAND 因受到鄰近浮柵-浮柵的耦合電容干擾而達到微 縮的極限，為了實現(xiàn)更高的存儲容量，NAND 工藝開始向三維堆疊方向發(fā)展。在

21、3D NAND FEOL 工藝中，在完成 CMOS 的源漏極之后，開始重復(fù)沉淀多層氧化硅/氮化硅形成 ON 疊層（ON Stack），接下來進行光刻和溝道超深孔 刻蝕（深寬比至少大于 30:1），沉淀高質(zhì)量的多晶硅薄膜和溝道深孔填充并形成柵襯墊陣列（Gate Pad），然后進 行一系列的光刻、刻蝕、離子注入、沉積柵介質(zhì)層、沉積柵極等工藝，最后進行 BEOL 工藝。在 DRAM 中，槽式/堆疊存儲單元（Cell capacitor）向高深寬比發(fā)展，提高沉積難度。當前 DRAM 每個存儲單元 為 1T1C（1 Transistor+1 Capacitor）結(jié)構(gòu)，即由 1 個晶體管和 1 個電容構(gòu)成

22、，按照電容在晶體管之前和之后形成 （即電容分別位于晶體管的下方和上方）可分為堆疊式電容（Stacked Capacitor）和溝槽式電容（Trench Capacitor）。1）溝槽式 DRAM：先在基板上刻蝕出溝槽，然后在溝槽中沉積出介電層以形成電容器，然后在電容 器上方制造出柵極，構(gòu)成完整的 DRAM cell。由于溝槽式 DRAM 不會影響 CMOS 晶體管特性，因此適合將 DRAM 和邏輯電路集成在一起，形成 eDRAM。在沉積工藝時，由于溝槽的開口越來越細，要在溝槽里面沉積足夠的介電材 料，形成容值足夠高的電容也更難；2）堆疊式 DRAM：存儲單元在前段工藝（FEOL）之后形成，主要

23、用于制造獨 立式的高密度 DRAM。電容結(jié)構(gòu)逐漸從圓柱形變?yōu)橹?，需要對高深寬比進行構(gòu)圖，同樣提高了沉積難度。4、沉積設(shè)備注重工藝穩(wěn)定性以保證膜質(zhì)性能，未來向低溫、更高集成度方向發(fā)展評價薄膜性能指標包括均勻度、厚度、臺階覆蓋率、成膜速率等，同時還要考慮反射率、顆粒情況等。1）良好的臺階覆蓋能力。臺階覆蓋能力指在硅片表面各個方向上厚度一致，實際工藝中，容易在尖角處以及沿著垂 直側(cè)壁到底部的方向出現(xiàn)厚度不均的情況，造成臺階底部斷裂；2）填充高深寬比間隙的能力。深寬比被定義為間隙的深度和寬度的比值，典型的高深寬比是金屬層之間介質(zhì)中的通 孔，難于形成厚度均勻的膜，并且容易產(chǎn)生夾斷和空洞，降低芯片可靠性

24、和良率；3）良好的厚度均勻性。要求硅片表面各處薄膜厚度一致，材料的電阻會隨薄膜厚度的變化而變化，但是膜層越薄， 膜本身機械強度降低等；4）高純度和高密度。需要避免沾污物和顆粒，要求潔凈的薄膜沉積過程和高純度的材料；膜密度表示膜層中針孔和 空洞的密度，反映薄膜致密性；5）高度的結(jié)構(gòu)完整性和低的膜應(yīng)力。沉積中要控制晶粒的尺寸，同時確保沉積的薄膜較薄，防止薄膜間的應(yīng)力導(dǎo)致 硅片襯底變形、開裂、分層等；6）對襯底材料或者下層薄膜保持良好的粘附性。粘附性為了避免薄膜分層和開裂，防止因開裂導(dǎo)致雜質(zhì)的進入。粘 附性主要由表面潔凈程度、薄膜及合金的材料等決定。設(shè)備更多考慮工藝穩(wěn)定性，未來發(fā)展趨勢是低溫反應(yīng)、高

25、集成度等。工藝穩(wěn)定性：評價薄膜性能除了均勻度、厚 度、臺階覆蓋率、成膜速率等之外，還要考慮反射率、顆粒情況等。薄膜沉積設(shè)備首先要關(guān)注工藝穩(wěn)定性，要保證 設(shè)備在同一高水準下生產(chǎn)，同時設(shè)備開機率保持高位，例如 AMAT 等海外巨頭的 CVD 設(shè)備開機率高達 90%以上 （即工作壽命內(nèi)一年僅有 10%的時間停機檢修），同時在各個腔體間的匹配度保持一致；對于國內(nèi)設(shè)備廠商來說， 由于國內(nèi)產(chǎn)線大多仍使用海外設(shè)備，因此國內(nèi)設(shè)備廠在還要考慮各個維度上和國際設(shè)備廠商設(shè)備進行匹配，才能達 到量產(chǎn)的標準；未來薄膜設(shè)備趨向于低溫反應(yīng)與更高集成度：薄膜越來越嚴格的熱預(yù)算限制要求更低溫的薄膜生 長工藝；同時，為了更好控制

26、不同薄膜的生長，設(shè)備平臺的系統(tǒng)集成度會更高，例如金屬互連層的制備需要將不同 的工藝腔室集成在一個平臺上，對設(shè)備平臺自動化控制等提出更高要求，例如通過多反應(yīng)腔室沉積不同材料，通過 冷卻腔冷卻加工后的硅片，實現(xiàn)不同薄膜的連續(xù)沉積；三維器件結(jié)構(gòu)要求薄膜具備更好的臺階覆蓋率、更強的溝槽 填充能力和更精確的膜厚度控制等。二、物理與化學沉積設(shè)備相互補充，薄膜沉積設(shè)備細分品類不斷迭代薄膜的制備需要不同技術(shù)原理，因此導(dǎo)致薄膜沉積設(shè)備也需要不同技術(shù)原理，物理/化學等不同沉積方法相互補充。 薄膜沉積工藝主要分為物理和化學方法兩類，1）物理方法：指利用熱蒸發(fā)或受到粒子轟擊時物質(zhì)表面原子的濺射等 物理過程，實現(xiàn)物質(zhì)原

27、子從源物質(zhì)到襯底材料表面的物質(zhì)轉(zhuǎn)移。物理方法包括物理氣相沉積（Physical Vapor Deposition，PVD）、旋涂、電鍍（Electrondeposition/Electroplating，ECD/ECP）等，其中 PVD 又分為真空蒸鍍、 濺射兩大方法；2）化學方法：把含有構(gòu)成薄膜元素的氣態(tài)反應(yīng)劑或液態(tài)反應(yīng)劑的蒸汽，以合理的氣流引入工藝腔室， 在襯底表面發(fā)生化學反應(yīng)并在襯底表面上沉積薄膜?；瘜W方法包括化學氣相沉積（Chemical Vapor Deposition， CVD）和外延（Epitaxy，EPI）等，CVD 按照反應(yīng)條件（壓強、溫度、反應(yīng)源等）不同又可分為常壓 CVD

28、 （APCVD）、低壓 CVD（LPCVD）、等離子增強 CVD（PECVD）、次常壓 CVD（SACVD）、高密度等離子體 CVD（HDP-CVD）、流體 CVD（FCVD）、原子層沉積（ALD）、外延等。物理和化學方法相互補充，物理方法 主要用于沉積金屬導(dǎo)線及金屬化合物薄膜等，而一般的物理方法無法實現(xiàn)絕緣材料的轉(zhuǎn)移，需要化學方法通過不同 氣體間的反應(yīng)來沉積，另外部分化學方法也可以用來沉積金屬薄膜。1、物理氣相沉積設(shè)備：主要沉積金屬等薄膜，用于籽晶層、阻擋層、硬掩膜、焊盤等PVD 主要用來沉積金屬及金屬化合物薄膜，最主要用于金屬互連籽晶層、阻擋層、硬掩膜、焊盤等。普通真空蒸鍍 和直流濺射方法

29、只能沉積金屬或?qū)щ姳∧ぃ贿m用制備絕緣體薄膜，原因在于當正離子轟擊絕緣體靶材表面時， 會把動能傳遞給靶面，但正離子本身卻留在了靶材表面聚集，這些正離子產(chǎn)生的電荷產(chǎn)生的電場會對射向靶材表面 的離子產(chǎn)生排斥，從而迫使濺射過程停止。一些高頻濺射，例如射頻濺射，也可以實現(xiàn)濺射絕緣材料。評價 PVD 工 藝的主要參數(shù)包括塵埃數(shù)量，以及形成薄膜的電阻值、均勻性、反射率、厚度和應(yīng)力等。1）真空蒸鍍（Vacuum Evaporator）工藝真空蒸鍍是最早用于金屬薄膜制造的主流工藝，技術(shù)應(yīng)用距今超 100 年歷史，一般用于中小規(guī)模半導(dǎo)體集成電路。 真空蒸鍍原理是對金屬材料進行加熱使之沸騰后蒸發(fā)并沉積到硅片表面

30、。該方法優(yōu)點在于工藝簡單、操作容易，所 以制備的薄膜純度較高，生長機理簡單，但是形成的薄膜臺階覆蓋率和粘附能力都較差，所以熱蒸發(fā)法只限于早期 的中小規(guī)模集成電路制造。2）濺射工藝直流濺射 DCPVD：靶材只能是導(dǎo)體，主要用于沉積金屬柵。DCPVD 是利用電場加速帶電離子，使離子和靶材表 面原子碰撞，將后者濺射出來射向襯底，從而實現(xiàn)薄膜的沉積。使用 DCPVD 濺射絕緣材料時會導(dǎo)致正電荷在靶材 表面積累，靶材的負電性減弱直至消失，導(dǎo)致濺射終止，因此不適用絕緣材料沉積，解決該問題的辦法是使用 RFPVD 或者 CVD；另外，DCPVD 啟輝電壓高，電子對襯底的轟擊強，解決該問題的辦法是使用磁控濺射

31、 PVD。射頻濺射 RFPVD：適合各種金屬和非金屬材料。RFCVD 采用射頻電源作為激勵源，轟擊出的靶材原子動能較 DCPVD 更小，因此既可以沉積金屬也可以沉積非金屬材料，但由于臺階覆蓋率能力不如 CVD，一般多用 CVD 沉積 絕緣材料；RFPVD 在改變薄膜特性和控制粒子沉積對襯底損傷方面有獨特優(yōu)勢，因此可以用來配合直流磁控 PVD 使用，來降低 DCPVD 對圓片上的器件的損傷。磁控濺射 PVD：在當前金屬薄膜 PVD 中處于主導(dǎo)地位，是對平面型 DCPVD 的改進。磁控濺射是一種在靶材背 面添加磁體的 PVD 方式，利用濺射源在腔室內(nèi)形成交互的電磁場，延長電子的運動路徑進而提高等離

32、子體的濃度， 最終實現(xiàn)更多的沉積。磁控 PVD 等離子體濃度更高，可以實現(xiàn)極佳的沉積效率、大尺寸范圍的沉積厚度控制、精確 的成分控制等，在當前金屬薄膜 PVD 中處于主導(dǎo)地位。離子化 PVD（Ionized-PVD）：為滿足高深寬比通孔和狹窄溝道的填充能力，而對磁控 DCPVD 做出的改進。傳統(tǒng) PVD 無法控制粒子的沉積方向，在孔隙深寬比增加時，底部的覆蓋率較低，同時頂部拐角處形成最薄弱的覆蓋。離 子化 PVD 為解決這一問題而出現(xiàn)，是對磁控濺射 DCPVD 的改進，可以控制金屬離子的方向和能量，以獲得穩(wěn)定的 定向金屬離子流，從而提高對高深寬比通孔和狹窄溝道的臺階底部的覆蓋能力。3）電鍍（E

33、lectrodepositon/electroplating，ECD/ECP）電鍍是另外一種物理方法，作用是將一層金屬的薄層鍍到另一層金屬上，主要用于后段工藝中對 Cu 等金屬導(dǎo)線和 通孔的填充。電鍍此前用于工業(yè)鍍膜，在銅互連出現(xiàn)后才用于半導(dǎo)體制作，電鍍采用濕法化學品將靶材上的銅離子 轉(zhuǎn)移到硅片表面，在 M-CVD/PVD 法沉積完一層銅籽晶層之后，通過電鍍方法在籽晶層上面填充 Cu 等金屬。 ECD/ECP 優(yōu)勢在于形成的薄膜具備更低的電阻率和更好的填充特性，但最大的缺陷在于高深寬比的溝槽填充很不理 想，原因在于溝槽不同部位的電流密度不均勻。2、化學氣相沉積設(shè)備：主要用于介質(zhì)/半導(dǎo)體薄膜，廣

34、泛用于層間介質(zhì)層、柵氧化層、 鈍化層等工藝CVD 最常用于沉積絕緣介質(zhì)薄膜，用于前段的柵氧化層、側(cè)墻、阻擋層、PMD 等領(lǐng)域和后段的 IMD、Barc、阻擋 層、鈍化層等領(lǐng)域，另外 CVD 也可以制備金屬薄膜（如 W 等）。CVD 指不同分壓的多種氣相狀態(tài)反應(yīng)物在一定溫 度和氣壓下發(fā)生化學反應(yīng)來沉積薄膜。傳統(tǒng) CVD 工藝中，沉積薄膜一般為氧化物、氮化物、碳化物等化合物或多晶 硅，在特定領(lǐng)域的薄膜生長采用的外延技術(shù)廣義上也算 CVD 的一種。1）APCVD（Atmospheric Pressure Chemical Vapor Deposition）常壓化學氣相沉積APCVD 可用于制備單晶硅

35、、多晶硅、二氧化硅、摻雜的 SiO2（PSG/BPSG）等簡單特性薄膜。APCVD 是最早出 現(xiàn)的 CVD 方法，反應(yīng)壓力為大氣壓，溫度大約 400-800左右，優(yōu)勢在于反應(yīng)結(jié)構(gòu)簡單、沉積速率快，但缺點在于 臺階覆蓋率差，因此一般僅適用于在微米制程中制備簡單的氧化硅等薄膜，用于層間介質(zhì)層和鈍化層等，在納米制 程中逐步被其他工藝替代。2）LPCVD（Low Pressure Chemical Vapor Deposition）低壓化學氣相沉積LPCVD 是用于 90nm 以上的薄膜沉積主流工藝，用于制備 SiO2 和 PSG/BPSG（ILD、STI、側(cè)墻、柵氧化層等）、 氮氧化硅（抗反射層等）

36、、多晶硅、Si3N4（鈍化層、刻蝕停止層、硬掩膜等）、多晶硅（柵極）等薄膜。LPCVD 是指在 27270Pa 的壓力下進行的化學氣相沉積。氣體壓力較低，薄膜生長速率能更好控制，相較 APCVD， LPCVD 方法沉積的薄膜臺階覆蓋率等性能更好。LPCVD 的缺點在于高溫反應(yīng)，薄膜密度以及填孔能力相對有限。3）PECVD（Plasma Enhanced Chemical Vapor Deposition）等離子增強化學氣相沉積PECVD 在制程進步到 90-28nm 時成為主流，用于沉積介質(zhì)絕緣層和半導(dǎo)體材料。不同于 APCVD/LPCVD 使用熱 能來激活和維持化學反應(yīng)，PECVD 特點是借

37、助微波或射頻等使含有薄膜組成原子的氣體電離，在局部形成等離子體， 而等離子體的化學活性很強，容易發(fā)生反應(yīng)，進而在襯底上沉積出所需薄膜。4）ALD（Atomic Layer Deposition）原子層沉積ALD 采用單原子層逐層生長，既可用于低 k 介質(zhì)也可用于金屬柵極/高 k 金屬化合物薄膜沉積。ALD 是通過脈沖波 進行單原子層膜逐層生長，將原子逐層沉積在襯底材料上，區(qū)別于傳統(tǒng) CVD 在于，CVD 將不同反應(yīng)氣體同時導(dǎo)入 腔室，ALD 是讓不同材料的脈沖波在不同時間到達晶圓表面，兩種氣體周期性地進行反應(yīng)。ALD 可分為等離子 ALD（PE-ALD）和熱 ALD（Thermal-ALD），

38、區(qū)別在于 PE-ALD 使用離子體前驅(qū)物，反應(yīng)不需要加熱， 器件損傷小，主要用于沉積低 k 材料等介質(zhì)；Thermal ALD 需要加熱來發(fā)生反應(yīng)，在高溫下進行反應(yīng)，沉積速率較快，薄膜 致密性好，但是高溫可能損傷薄膜，主要用于沉積金屬柵極/高 k 金屬化合物薄膜。ALD 特性在于臺階覆蓋率極高，在 45nm 以下節(jié)點每一代制程進步均會擴大 ALD 應(yīng)用場景。由于 ALD 逐層沉積原 子，因此可以很好控制薄膜的厚度、成分和結(jié)構(gòu)，同時臺階覆蓋率和溝槽填充均勻性極佳，特別是在一些對生長溫 度及熱預(yù)算有限制，以及對薄膜質(zhì)量和臺階覆蓋率有較高要求的領(lǐng)域。45nm 節(jié)點：為了減少器件的漏電流及多 晶硅柵電

39、極耗盡效應(yīng)，傳統(tǒng)的 SiO2 柵介質(zhì)多晶硅柵電極，分別被 ALD 工藝生長的高介質(zhì)材料及金屬柵材料所取代； 28nm 節(jié)點：ALD-W 作為 W-CVD 生長的籽晶層在 W 栓塞工藝中得到應(yīng)用；14nm 節(jié)點：3D FinFET 和 GAA 結(jié)構(gòu)引入，帶來更加縮小的器件尺寸，對薄膜生長的熱預(yù)算、致密度及臺階覆蓋率有很高的要求，ALD 技術(shù)有了更 多的應(yīng)用，例如 ALD-Si3N4 作為器件側(cè)壁隔離層及 ALD-SiO2 作為自對準硬掩膜在雙重光刻技術(shù)甚至四重光刻技術(shù) 的應(yīng)用；在 DRAM 電容及 3D NAND 的高深寬比結(jié)構(gòu)中，需要 ALD 完成在深溝形成薄膜。5）溝槽填充類 CVD溝槽填充

40、類 CVD 主要包括 SACVD、HDP-CVD、FCVD 等，是專門用于溝槽、孔洞處薄膜填充的設(shè)備。 130-45nm 制程：使用 HDP-CVD 方法用 PSG 填充金屬前介質(zhì)層、用 SiO2填充 STI 等工藝。HDP-CVD（高密度等 離子 CVD）是 PECVD 的一種特殊形式，同時發(fā)生薄膜沉積和濺射，能夠?qū)崿F(xiàn)對溝槽和孔隙自下而上的填充，HDPCVD 沉積的薄膜致密度更高，雜質(zhì)含量更低；45-14nm：使用 SACVD（次常壓 CVD）方法實現(xiàn)對 STI（淺溝槽隔離）、PMD（金屬前介質(zhì)層）等溝槽的填充或 薄膜的沉積。SACVD 設(shè)備在次常壓環(huán)境下反應(yīng)，高壓環(huán)境可以減小氣相化學反應(yīng)材

41、料的分子自由程，通過臭氧在高 溫環(huán)境下產(chǎn)生高活性的氧自由基，增加分子間的碰撞，實現(xiàn)優(yōu)越的填孔（Gap Fill）能力；6）外延系統(tǒng)（Epitaxy，EPI）EPI 指在單晶襯底上生長一層和襯底具有相同晶向的單晶薄膜材料，關(guān)鍵點在于反應(yīng)腔室設(shè)計、氣流方式及均勻性、 溫度均勻性和精度控制、壓力控制與穩(wěn)定性、顆粒和缺陷控制等。外延分為氣相外延和分子束外延兩種方法，硅片 制造中為了改善器件性能通常在硅襯底上外延一層純度更高、缺陷密度和氧、碳含量均低的外延層；也可以在高摻 雜硅襯底上生長外延層防止器件的閂鎖效應(yīng)；外延層更先進的應(yīng)用是通過在器件的源、漏和柵極區(qū)域沉積外延硅， 減小接觸電阻，提高芯片運行速度

42、。7）金屬有機化學氣相沉積（Metal-organic Chemical Vapor Deposition，MOCVD）MOCVD 用于 LED 等領(lǐng)域的單晶材料制備。主要用于制備半導(dǎo)體光電子、微電子器件等領(lǐng)域的 GaAs、GaN、ZnSe 等單晶材料，用于化合物半導(dǎo)體 LED、激光器、高頻電子器件和太陽能電池等領(lǐng)域。MOCVD 優(yōu)點為：適用范圍 廣：可生長多種化合物半導(dǎo)體，尤其適用于生長各種異質(zhì)結(jié)構(gòu)材料；生長易于控制：可通過改變溫度、流量、壓 力等生長參數(shù)來精確控制厚度、組分等；重復(fù)性、連續(xù)性好：能重復(fù)生長大面積均勻性良好的外延層，便于大規(guī) 模工業(yè)化生產(chǎn)。8）金屬 CVD（Metal-CVD

43、）M-CVD 用于沉積鎢及阻擋層等，特性是對孔隙和溝槽很好的臺階覆蓋率。M-CVD 是指特含金屬前驅(qū)物的一類化學 沉積技術(shù)，最早用于沉積鎢，填充接觸孔隙及存儲器中的字線；隨著技術(shù)迭代，孔隙尺寸變小，鎢的阻擋層 TiN 的 沉積方法從 PVD 轉(zhuǎn)為 CVD，為了防止對鈦附著層的腐蝕及氯雜質(zhì)，TiN 的沉積不能使用 TiCl4，因此一般轉(zhuǎn)而采用 M-CVD 沉積 TiN。三、全球薄膜沉積設(shè)備超 200 億美金市場，制程進步/多層趨勢驅(qū)動增長1、全球薄膜沉積設(shè)備空間超 200 億美元，下游晶圓廠擴產(chǎn)直接帶動設(shè)備需求全球薄膜沉積設(shè)備市場空間超 200 億美金，大陸占比大約 25%。全球資本支出中大約

44、80%用于晶圓制造設(shè)備，根 據(jù) SEMI 數(shù)據(jù)，2021 年全球半導(dǎo)體設(shè)備銷售額大約 1026 億美元，其中前道制造設(shè)備占比約 80%，薄膜沉積設(shè)備占 前道晶圓制造設(shè)備總投資的 25%，據(jù)此測算 2021 年全球半導(dǎo)體薄膜沉積設(shè)備市場空間超 200 億美元，同時 Maximize Market 預(yù)計到 2025 年全球市場空間有望達 340 億美元。根據(jù) Maximize Market 數(shù)據(jù)，2021 年大陸薄膜 沉積設(shè)備市場占比大約 25%，市場空間超 45 億美元。本輪高景氣行情主要由下游晶圓產(chǎn)線擴產(chǎn)拉動。2015 年至今，半導(dǎo)體設(shè)備經(jīng)歷兩次高景氣行情，第一輪開始于 2017 年，主要受下

45、游智能手機存儲容量上升和礦機需求拉動，存儲產(chǎn)線紛紛擴產(chǎn)；本輪開始于 2020 下半年，受到 全球晶圓產(chǎn)能緊張影響，邏輯代工產(chǎn)線開始大幅擴產(chǎn)。我們選取 AMAT/LAM/TEL/ASML 四家設(shè)備龍頭，統(tǒng)計其每季 度應(yīng)用于邏輯/存儲產(chǎn)線的設(shè)備的銷售額，可以看出，2016-2018 年，存儲設(shè)備貢獻主要營收，總收入同比增速達 30-50%；2020 下半年至今，邏輯設(shè)備貢獻主要營收，總收入同比增速達 30-60%。2022 年下游晶圓廠持續(xù)擴產(chǎn)，晶圓廠也紛紛加大資本開支。SEMI 預(yù)計 2021 年和 2022 年全球?qū)⒐残陆?29 條晶圓 產(chǎn)線，其中 19 條于 2021 年新建，另外 10 條

46、將于 2022 年啟動建設(shè)。29 座晶圓廠所需要半導(dǎo)體設(shè)備的金額預(yù)計將 達到 1400 億美元，其中包括 15 座晶圓代工廠和 4 座存儲廠，總計新形成 260 萬片的等效 8 寸年產(chǎn)能。從下游晶圓 廠情況來看，TSMC 將 2022 年資本支出提升至 400-440 億美元，同比至少提升 30%+，SMIC 也將 2022 年資本支 出從 2021 年的 45 億美元提升至 50 億美元，華虹表示，無錫產(chǎn)線產(chǎn)能將從 21 年底的 6.5 萬片/月提升至 22 年底的 9.45 萬片/月，二期產(chǎn)線也正在規(guī)劃。2、制程進步與存儲層數(shù)增多，薄膜沉積設(shè)備市場呈穩(wěn)步增長態(tài)勢邏輯產(chǎn)線制程進步帶來制造工藝

47、與薄膜層數(shù)增多。制程越先進體現(xiàn)在隨著工藝能力的提高，可以加工出更小尺度的 器件，在相同面積的芯片上可以集成更多的器件，一方面帶來工序步驟增多，90nm CMOS 工藝需要 40 步薄膜沉積 工序，而在 3nm FinFET 工藝產(chǎn)線上，薄膜沉積工序增長至 100 步；另一方面薄膜厚度也隨之減小，在同樣空間內(nèi) 能夠沉積的薄膜層數(shù)也相應(yīng)增多。以 TSMC 為例，90nm 需要 7 層金屬層，28nm 需要 10 層金屬層，在 5nm 節(jié)點， 金屬層數(shù)提高到 14 層。3D NAND 三維結(jié)構(gòu)多層化趨勢帶來刻蝕和薄膜工藝步驟的增加。傳統(tǒng) 2D NAND 是平面結(jié)構(gòu)，對 2D 維度的尺寸微 縮要求較高

48、，最重要的技術(shù)是光刻，光刻技術(shù)用越來越短的波長分辨越來越細的線長，而由于芯片疊層不多，掩膜 較薄，同時深寬比較低，刻蝕和薄膜沉積技術(shù)不是制約尺寸微縮的主要壁壘；但以每年 byte 的增長速度來看，3D NAND 發(fā)展速度快于傳統(tǒng) CMOS 的摩爾定律，在 20nm 節(jié)點之后，傳統(tǒng) 2D NAND 因受到鄰近浮柵-浮柵的耦合電容 干擾而達到微縮的極限，繼續(xù)縮小 2D 尺寸在技術(shù)和成本上都面臨較大挑戰(zhàn)，因此 NAND 結(jié)構(gòu)從 2D 切換為 3D。在 3D NAND 中，刻蝕和薄膜沉積技術(shù)是制約良率的主要因素，由于底部 ON-Stack 不斷堆疊形成高深寬比，面臨的第 一個挑戰(zhàn)是刻蝕，需要保證刻蝕出

49、極深的孔洞，使離子和活性化合物到達底部，還要保證洞方向垂直；第二個挑戰(zhàn) 是薄膜沉積，氧化硅/氮化硅等沉積會產(chǎn)生很大的應(yīng)力，導(dǎo)致晶片彎曲，沉積過程要保證光刻不受應(yīng)力影響，另外， 在接觸孔 W 的沉積中，要保證將電阻、應(yīng)力、雜質(zhì)濃度做到最小。3、器件結(jié)構(gòu)改變/薄膜材料迭代帶來新工藝需求，ALD 為薄膜沉積市場貢獻新增量在先進制程節(jié)點下，原來用于成熟制程的濺射 PVD/PECVD 等工藝無法滿足相關(guān)需求，因此引入 ALD 工藝作為原有 工藝的補充。隨著制程越來越先進，ALD 工藝的應(yīng)用也越來越廣泛，為薄膜沉積市場帶來新增量，根據(jù) Acumen research and condulting 預(yù)測，2

50、026 年全球 ALD 設(shè)備市場規(guī)模將達約 32 億美元。但由于 ALD 的沉積速率較慢， 綜合考慮速率、性能等指標，ALD 仍無法替代傳統(tǒng) LPCVD/PECVD 方法。1）柵極相關(guān)工藝從多晶硅柵向 HKMG（High-K-Metal-Gate）轉(zhuǎn)變：即用高介電常數(shù)材料替代 SiO2 作為柵氧化層， 使用金屬替代多晶硅作為柵極，絕大多數(shù)高 k 介質(zhì)依賴 ALD 工藝。在 45nm 以上節(jié)點，使用多晶硅作為柵極，SiO2、 SiON 作為柵氧化層，隨著晶體管尺寸減小，為了保證柵控能力，需要維持足夠的柵電容，因此要求柵氧化層厚度不 斷減薄。在 45/65nm 以下節(jié)點，柵氧化層物理厚度減薄到 1

51、.5nm 以下，器件漏電流大幅增加，這時需要引入相對介 電常數(shù)（相對介電常數(shù) Relative Dielectric Constant，在半導(dǎo)體中用 k 表示，反應(yīng)材料的貯電能力）遠大于 SiO2（k 3.9）的高 k 柵介質(zhì)材料作為柵氧化層，例如 HfO2（k 為 2440），可以保證在等效柵氧厚度（EOT）持續(xù)縮小的 同時，使柵介質(zhì)的物理厚度增大，抑制漏電流；然后用 TaN、TiN、TiAl、W 等金屬及合金取代多晶硅柵，降低電阻 率，克服多晶硅柵的耗盡效應(yīng)（半導(dǎo)體附近的電荷被耗盡，多晶硅變?yōu)榻^緣體）。2）在高深寬比的存儲電容和電極材料中使用 ALD 才能實現(xiàn)對溝槽的良好填充。隨著制程進步

52、，存儲中電容等器件 結(jié)構(gòu)深寬比成指數(shù)級增長。在 3D NAND 中，64 層 3D NAND 已經(jīng)實現(xiàn)量產(chǎn)，128 層 3D NAND 各廠商陸續(xù)推出， 增加集成度的方法主要是增加堆疊的層數(shù)，使得一些器件結(jié)構(gòu)的深寬比增加至 40:1 甚至 80:1；在 DRAM 中，由于 DRAM 制程微縮帶來電容器尺寸減小，因此需要將電容器拉長來增加電容表面積，提高 DRAM 容納電子的能力。此 時，高 k 電容材料和電容電極的沉積只有具備優(yōu)異填隙性和共形性的 ALD 技術(shù)才能滿足；另外，以鐵電存儲器 （FeRAM）為例，其由電容和場效應(yīng)晶體管組成，電容為在兩個電極板中間沉淀的一層晶態(tài)的鐵電晶體薄膜，對于

53、薄膜厚度、質(zhì)量要求非常高，用 ALD 工藝可以滿足要求，進而滿足一些新興存儲器的高寫入速度和更長的讀寫壽命。3）在金屬互連阻擋層中，ALD 技術(shù)能夠沉積更薄的阻擋層。金屬互連阻擋層是后段工藝中附著在金屬薄膜和介質(zhì) 層之間的一層薄膜，傳統(tǒng)的阻擋層是用 Ta/TaN/TaSiN 等薄膜，在更先進制程中使用 ADC I（摻氮 SiC）、ADC II（摻 氧 SiC）等阻擋雜質(zhì)擴散能力更強的薄膜，一般使用 PVD、PECVD 等制備，但隨著元件集成度提高，架構(gòu)尺寸微 縮，深寬比逐漸增加，ALD 技術(shù)能夠沉積盡可能薄的阻擋層，并且和介質(zhì)層粘附性更好，可以給銅沉積留出更大的 空間。4）28nm 以下節(jié)點的

54、 FinFET 及 GAA 柵極結(jié)構(gòu)需要全方位 ALD 工藝。功率 MOSFET 由三個電極：G 柵極、D 漏 極和 S 源極組成，傳統(tǒng)平面型柵極結(jié)構(gòu)在尺寸不斷微縮時，源極、漏極的間距不斷減小，G 柵極下面的接觸面積也 越來越小，因此 G 柵極的控制能力不斷減弱，帶來的問題是漏電流增加，導(dǎo)致器件性能惡化；在 16/14nm 及以下節(jié) 點，平面型結(jié)構(gòu)逐漸被 FinFET 結(jié)構(gòu)替代，F(xiàn)inFET 又稱為鰭型結(jié)構(gòu)，最大的優(yōu)點是 Gate 三面環(huán)繞 D、S 兩極的溝道， 實際的溝道寬度急劇變寬，溝道的導(dǎo)通電阻急劇降低，流過電流的能力大大增強，因此可以繼續(xù)進一步減小 Gate 的 寬度；在鰭片寬度達到

55、5nm 時，F(xiàn)inFET 接近物理極限，三星、臺積電等計劃轉(zhuǎn)為柵極環(huán)繞（GAA）結(jié)構(gòu)，相較 FinFET 具備更好的性能、更低的功耗和更低的漏電流。5）在圖形轉(zhuǎn)移中采用雙重圖形化技術(shù)實現(xiàn)先進光刻機作用，ALD 方法配合光刻技術(shù)能顯著降低成本。雙重圖形化 又稱兩次曝光，思路是將同一圖形層的數(shù)據(jù)分為兩次或者兩張掩膜版分別成像。為了保證光刻中圖形轉(zhuǎn)移的質(zhì)量， 設(shè)計規(guī)則傾向于將同一層圖形的線條按一個方向排列，但是當排列的線條間距（節(jié)距）接近 80nm 時，便已經(jīng)達到 193nm 浸沒式光刻機單次曝光的極限；如果節(jié)距小于 80nm，在更先進的光刻機被用于量產(chǎn)之前，必須采用雙重或 多重圖形化技術(shù)。采用 A

56、LD 技術(shù)輔助光刻，成本比使用純光刻技術(shù)成本低很多。常見的雙重曝光技術(shù)包括自對準和光刻-刻蝕-光刻-刻蝕兩種。a.自對準雙重圖形化（Self-aligned Double Patterning，SADP）技術(shù)：利用先進浸沒式光刻機形成節(jié)距較大的線條，再利用側(cè)墻圖形轉(zhuǎn)移的方式形成 1/2 節(jié)距 的線條，這種方法大大降低對光刻機的要求，但一般比較適合線條排列規(guī)則的圖形層；b.光刻-刻蝕-光刻-刻蝕 （Litho-etch-litho-etch，LELE）雙重圖形化技術(shù)：將圖形按一定算法拆分成兩層并分別制作掩膜版，首先將第一 張掩膜版曝光并刻蝕，將圖案轉(zhuǎn)移到硬掩膜上，然后進行第二張掩膜版曝光，利用第

57、 2 次曝光形成的光刻膠和第 1 次刻蝕形成的硬掩膜作為阻擋進行第二次刻蝕，同時將兩層掩膜版的圖形轉(zhuǎn)移到目標晶圓上。ALD 采用脈沖方式，不連續(xù)沉積薄膜，沉積速率較慢等因素制約大規(guī)模應(yīng)用。ALD 方法首先脈沖第一種前驅(qū)體暴露 于基片表面，同時在基片表面對第一種前驅(qū)體進行化學吸附惰性氣體吹走剩余的沒有反應(yīng)的前驅(qū)體脈沖第二種 前驅(qū)體在表面進行化學反應(yīng)，得到需要的薄膜材料惰性載氣吹走剩余的前驅(qū)體與反應(yīng)副產(chǎn)物。ALD 是一層一層沉 積薄膜，從沉積速率和成本上來說，不如 LPCVD 和 PECVD 方法，因此不適合大面積工藝生產(chǎn)，另外相較 PECVD， ALD 工藝適用的前驅(qū)體種類也相對較小。目前 AL

58、D 主要用于 PECVD 無法滿足的工藝/薄膜沉積，但無法替代 PECVD。四、全球薄膜沉積設(shè)備市場由海外廠商主導(dǎo)，份額較為集中全球薄膜沉積設(shè)備市場集中度較高，歐美和日本廠商憑借多年經(jīng)驗壟斷市場。由于薄膜沉積設(shè)備行業(yè)壁壘高，海外 廠商成立較早，在覆蓋的薄膜和工藝方面不斷突破，因此行業(yè)集中度較高。目前全球薄膜沉積設(shè)備市場基本上由 AMAT、LAM、TEL 等壟斷，其中在 PVD 設(shè)備領(lǐng)域，AMAT 為絕對龍頭，份額 85%左右；在 CVD 領(lǐng)域，AMAT、 LAM、TEL CR3 占比合計超 80%；在 ALD 設(shè)備領(lǐng)域，由于 ALD 是先進制程所用的新興工藝，因此玩家較多，TEL 和 ASM

59、分別在 DRAM 電容和 HKMG 工藝率先實現(xiàn)產(chǎn)業(yè)化應(yīng)用，2020 年 TEL 和 ASM 兩家合計占比約 60%。1、AMAT：PVD 設(shè)備全球第一龍頭，CVD 設(shè)備覆蓋大多數(shù)主流工藝，先進薄膜沉積 表現(xiàn)出色AMAT 成立于 1967 年，通過一系列并購確立半導(dǎo)體設(shè)備平臺化龍頭地位，半導(dǎo)體設(shè)備業(yè)務(wù) 2021 財年營收 163 億美 元，占總營收比例 70%。分產(chǎn)品來看，AMAT 是 PVD 設(shè)備全球第一大龍頭，全球市占率高達 85%，覆蓋半導(dǎo)體硬 掩膜、阻擋層、金屬層以及面板、先進封裝等多種工藝；在 CVD 領(lǐng)域，實現(xiàn)從傳統(tǒng)的 APCVD 到 PECVD、ALD， 以及外延 EPI、電鍍

60、ECD 等主流工藝和相應(yīng)沉積的薄膜全覆蓋。1）PVD 設(shè)備：擁有全球最先進的 PVD 系統(tǒng)。AMAT PVD 設(shè)備典型型號為 Endura，均為集簇式系統(tǒng)，可集成多種 材料的工藝腔室，采用單片式工藝。其中磁控式 PVD 設(shè)備配置加熱或冷卻基座，主要用于 IC 制造，也可用于先進 封裝、功率半導(dǎo)體、MEMS 等領(lǐng)域的金屬或介質(zhì)鍍膜工藝；離子化 PVD 系統(tǒng)可配置加熱、冷卻及射頻基座，可實現(xiàn) 高深寬比的孔隙填充，主要用于 IC 制造、先進封裝中的金屬互連或介質(zhì)鍍膜工藝。2）傳統(tǒng) CVD 設(shè)備：品類覆蓋齊全。LPCVD 系統(tǒng)：主要為 Centura 系列，主要用于沉積多晶硅、氮化硅、摻雜 的 BPS