配套例程example-verilog說明_第1頁
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文檔簡介

1、青 創(chuàng) 電 子m青創(chuàng)電子m逐行解釋：2-16：端口列表：ClkIn-輸入時鐘；StartWrite-寫啟動脈沖；DO-AT93C46 數(shù)據(jù)輸出；Finish-寫完成，表示寫完成；Add-待寫單元的地址；Dao-待寫進(jìn)的數(shù)據(jù)。（其它的端口與使能操作的端口定義相同）19-23：端口輸入輸出。這里要注意把 DO 設(shè)置成 inout 型會同時用到其輸入和輸出屬性（其他的屬性說明同使能操作中的）29-30：定義一些寄存器，這個同使能操作中的說明。33-40：組合邏輯產(chǎn)生寫操作期間的時鐘信號 SK。43-88：同步時序邏輯產(chǎn)生寫操作時的 CS,SK 等信號。44-49：異步復(fù)位：清零操作。50-88：通過

2、case 語句形成一個小的狀態(tài)機(jī)。52：對ClkIn 上升沿進(jìn)行計(jì)數(shù)。青 創(chuàng) 電 子m53-88：用 case 對 Cnt 進(jìn)行分支處理。54-59：CS 拉高，開始寫操作；將 DI 拉高，傳輸起始位 SB；清零 Finish60-63：發(fā)送操作碼“01”。64-65：發(fā)送地址。66-67：發(fā)送數(shù)據(jù)。68-72：根據(jù)時序要求，拉底 CS 和 DI。73-74：拉高CS，準(zhǔn)備采樣完成信號。75-79：判斷 AT93C46 的 DO 輸出：若 DO 為 1，則表示寫操作完畢， 則將 Cnt 置成 21，則下一個時鐘上升沿來后，去執(zhí)行 80 句以下的內(nèi)容；若 DO 為 0，則表示寫操作未完畢，則將 Cnt 置為 20，則下一個時鐘上升沿來后，還是執(zhí)行 75-79 的內(nèi)容，也就是繼續(xù)等待寫完畢。80-85：寫已經(jīng)完畢：CS 拉低，DI 拉低，F(xiàn)inish 拉高，將 Cnt 置為 21，這樣下一個時鐘來時，還是執(zhí)行 80-85，也就是死循環(huán)在這段，直到下

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