工藝集成與封裝測(cè)試

1、工藝集成與封裝測(cè)試微納制造技術(shù)及微納器件實(shí)驗(yàn)室 段智勇 Sunday, September 11, 2022金屬化與多層互連金屬及金屬性材料在芯片上的應(yīng)用被稱為金屬化，形成的整個(gè)金屬及金屬性材料結(jié)構(gòu)稱金屬化系統(tǒng)。金屬化材料可分為三類：互連材料；接觸材料；MOSFET柵電極材料。2金屬化與多層互連互連材料將同一芯片內(nèi)各個(gè)獨(dú)立的元器件連接成為具有一定功能的電路模塊；接觸材料直接與半導(dǎo)體材料接觸的材料，以及提供與外部相連的連接點(diǎn)；MOSFET柵電極材料作為MOSFET器件的一個(gè)組成部分，對(duì)器件性能起著重要作用。3歐姆接觸歐姆接觸指金屬與半導(dǎo)體的接觸電阻值遠(yuǎn)小于半導(dǎo)體本身電阻。金/半接觸的電流密度：肖

2、特基勢(shì)壘高度：接觸電阻：低摻雜接觸電阻：高摻雜接觸電阻：4布線技術(shù)集成電路對(duì)互連布線有以下要求：布線材料有低的電阻率和良好的穩(wěn)定性；布線應(yīng)具有強(qiáng)的抗電遷移能力；布線材料可被精細(xì)刻蝕，并具有抗環(huán)境侵蝕的能力；布線材料易于淀積成膜，粘附性要好，臺(tái)階覆蓋要好，并有良好的可焊性。5電遷移現(xiàn)象在大電流密度作用下金屬化引線的質(zhì)量輸運(yùn)現(xiàn)象。質(zhì)量輸運(yùn)沿電子流方向，結(jié)果在一方形成空洞，另一方形成小丘。中值失效時(shí)間MTF 指50%互連線失效的時(shí)間 ：6穩(wěn)定性 金屬與半導(dǎo)體之間的任何反應(yīng)，都會(huì)對(duì)器件性能帶來影響。如硅在鋁中具有一定的固溶度，若芯片局部形成“熱點(diǎn)”，硅會(huì)溶解進(jìn)入鋁層中，致使硅片表面產(chǎn)生蝕坑，進(jìn)而出現(xiàn)尖

3、楔現(xiàn)象，造成淺結(jié)穿通?？朔椒?選擇與半導(dǎo)體接觸穩(wěn)定的金屬類材料作為阻擋層;在金屬鋁中加入少量半導(dǎo)體硅元素，使其含量達(dá)到或接近固溶度，這就避免了硅溶解進(jìn)入鋁層。 7金屬布線的工藝特性 附著性要好;所淀積的金屬薄膜與襯底硅片表面的氧化層等應(yīng)具有良好的附著性。臺(tái)階覆蓋性好;如果襯底硅片表面存在臺(tái)階，在淀積金屬薄膜時(shí)會(huì)在臺(tái)階的陰面和陽面間產(chǎn)生很大的淀積速率差，甚至在陰面角落根本無法得到金屬的淀積;會(huì)造成金屬布線在臺(tái)階處開路或無法通過較大的電流。8合金工藝 金屬膜經(jīng)過圖形加工以后，形成互連線；必須對(duì)金屬互連線進(jìn)行熱處理，使金屬牢固地附著于襯底硅片表面；在接觸窗口與硅形成良好的歐姆接觸；熱處理過程稱為合

4、金工藝。合金工藝有兩個(gè)作用：增強(qiáng)金屬對(duì)氧化層的還原作用，從而提高附著力；利用半導(dǎo)體元素在金屬中存在一定的固溶度。9多層互連 多層互連;使單位芯片面積上可用的互連布線面積成倍增加，允許可有更多的互連線；多層互連系統(tǒng)能降低因互連線過長(zhǎng)導(dǎo)致的延遲時(shí)間的過長(zhǎng);多層互連技術(shù)成為集成電路發(fā)展的必然。多層互連系統(tǒng)主要由金屬導(dǎo)電層和絕緣介質(zhì)層組成。可從金屬導(dǎo)電層和絕緣介質(zhì)層的材料特性，工藝特性，以及互連延遲時(shí)間等多個(gè)方面來分析ULSI對(duì)多層互連系統(tǒng)的要求。 10多層互連 否是完成器件結(jié)構(gòu)硅片CVD介質(zhì)薄膜平坦化光刻接觸孔和通孔PECVD鈍化層是否最后一層?金屬化測(cè)試封裝11銅多層互連系統(tǒng)工藝流程 12銅多層互

5、連系統(tǒng)工藝流程 13CMOS集成電路工藝 14隔離工藝在CMOS電路的一個(gè)反相器中，p溝和n溝MOSFET的源漏，都是由同種導(dǎo)電類型的半導(dǎo)體材料構(gòu)成，并和襯底（阱）的導(dǎo)電類型不同，因此，MOSEET本身就是被pn結(jié)所隔離，即是自隔離。維持源/襯底pn結(jié)和漏/襯底pn結(jié)的反偏，MOSFET便能維持自隔離。在pMOS和nMOS元件之間和反相器之間的隔離通常是采用介質(zhì)隔離。CMOS電路的介質(zhì)隔離工藝主要是局部場(chǎng)氧化工藝和淺槽隔離工藝。15隔離工藝局部場(chǎng)氧化工藝16隔離工藝淺槽隔離工藝17阱工藝結(jié)構(gòu) 18薄柵氧化技術(shù)柵氧化層是MOS器件的核心。隨著器件尺寸的不斷縮小，柵氧化層的厚度也要求按比例減薄，以

6、加強(qiáng)柵控能力，抑制短溝道效應(yīng)，提高器件的驅(qū)動(dòng)能力和可靠性等。隨著柵氧化層厚度的不斷減薄，會(huì)遇到一系列問題，柵的漏電流會(huì)呈指數(shù)規(guī)律劇增；硼雜質(zhì)穿透氧化層進(jìn)入導(dǎo)電溝道等。19薄柵氧化技術(shù)通常采用超薄氮氧化硅柵代替純氧化硅柵。氮的引入能改善SiO2/Si界面特性;Si-N鍵的強(qiáng)度比Si-H鍵、Si-OH鍵大得多;可抑制熱載流子和電離輻射等所產(chǎn)生的缺陷?？梢砸种芇MOS器件中硼的穿透效應(yīng);提高閾值電壓的穩(wěn)定性及器件的可靠性。20非均勻溝道摻雜柵長(zhǎng)縮短和短溝道效應(yīng)這對(duì)矛盾可以通過非均勻溝道摻雜解決，即表面雜質(zhì)濃度低，體內(nèi)雜質(zhì)濃度高。雜質(zhì)結(jié)構(gòu)的溝道具有柵閾值電壓低，抗短溝道效應(yīng)能力強(qiáng)的特點(diǎn)。21非均勻溝道

7、摻雜非均勻溝道的形成有主要有兩種工藝技術(shù)：兩步注入工藝，第一步是形成低摻雜淺注入表面區(qū)；第二步是形成高摻雜深注入防穿通區(qū)。 在高濃度襯底上選擇外延生長(zhǎng)雜質(zhì)濃度低的溝道層，即形成梯度溝道剖面。這種方法能獲得低的閾值電壓，高的遷移率和高的抗穿通電壓，但寄生結(jié)電容和耗盡層電容大。22柵電極材料與難溶金屬硅化物自對(duì)準(zhǔn)工藝23源/漏技術(shù)與淺結(jié)形成輕摻雜漏結(jié)構(gòu)(LDD)超淺源漏延伸區(qū)結(jié)構(gòu)暈圈反型雜質(zhì)摻雜結(jié)構(gòu)和大角度注入反型雜質(zhì)摻雜結(jié)構(gòu)24CMOS電路工藝流程25CMOS電路工藝流程26CMOS電路工藝流程27雙極型集成電路工藝雙極型集成電路的基本工藝大致可分為兩大類：需要在元件之間制作電隔離區(qū)的工藝，晶體

8、管-晶體管邏輯(TTL)電路;射極耦合邏輯 (ECL)電路;肖特基晶體管-晶體管邏輯 (STTL)電路等。元件之間采取自然隔離的工藝。隔離工藝有pn結(jié)隔離;介質(zhì)隔離及pn結(jié)-介質(zhì)混合隔離;集成注入邏輯 (I2L)電路。在NPN晶體管的基極接有PNP晶體管作為恒流源，采用公共發(fā)射區(qū)，集成多個(gè)NPN晶體管倒相器的基本門電路 .28隔離工藝 雙極型電路采用的隔離方法主要有pn結(jié)隔離，介質(zhì)隔離及pn結(jié)-介質(zhì)混合隔離。 pn結(jié)隔離29隔離工藝混合隔離30雙極型集成電路工藝流程 31雙極型集成電路工藝流程 32多晶硅在雙極型電路中的應(yīng)用多晶硅發(fā)射極 采用多晶硅形成發(fā)射區(qū)接觸可以大大改善晶體管的電流增益和縮

9、小器件的縱向尺寸，獲得更淺的發(fā)射結(jié)。 自對(duì)準(zhǔn)發(fā)射極和基區(qū)接觸33工藝監(jiān)控概述 所謂工藝監(jiān)控就是借助于一整套檢測(cè)技術(shù)和專用設(shè)備，監(jiān)控整個(gè)生產(chǎn)過程，在工藝過程中，連續(xù)提取工藝參數(shù)，在工藝結(jié)束時(shí)，對(duì)工藝流程進(jìn)行評(píng)估。工藝過程檢測(cè)內(nèi)容包括硅與其它輔助材料檢測(cè)和工藝檢測(cè)兩大部分。材料檢測(cè)；工藝檢測(cè)。34工藝監(jiān)控概述工藝檢測(cè)技術(shù)得到迅速的提高，今后將主要向著三個(gè)方向發(fā)展：工藝線實(shí)時(shí)監(jiān)控；非破壞性檢測(cè)，指對(duì)硅片直接進(jìn)行檢測(cè)；非接觸監(jiān)測(cè)，指對(duì)硅片直接進(jìn)行檢測(cè)。工藝監(jiān)控一般是同時(shí)采用三種方式：通過工藝設(shè)備的監(jiān)控系統(tǒng)，進(jìn)行在線實(shí)時(shí)監(jiān)控；采用工藝檢測(cè)片，通過對(duì)工藝檢測(cè)片的測(cè)試跟蹤了解工藝情況；配置集成結(jié)構(gòu)測(cè)試圖形，

10、通過對(duì)微電子測(cè)試圖形的檢測(cè)評(píng)估具體具體工藝，工藝設(shè)備，工藝流程。35實(shí)時(shí)監(jiān)控 實(shí)時(shí)監(jiān)控是指生產(chǎn)過程中通過監(jiān)控裝置對(duì)整個(gè)工藝線或具體工藝過程進(jìn)行的實(shí)時(shí)監(jiān)控。當(dāng)監(jiān)控裝置探測(cè)到某一被測(cè)條件達(dá)到設(shè)定閾值，工藝線或具體工藝設(shè)備就自動(dòng)進(jìn)行工藝調(diào)整；或者報(bào)警（自停止），由操作人員及時(shí)進(jìn)行工藝調(diào)整。36工藝檢測(cè)片 工藝檢測(cè)片，又叫工藝陪片（簡(jiǎn)稱陪片）。一般使用沒有圖形的大圓片，安插在所要監(jiān)控的工序，陪著生產(chǎn)片（正片）一起流片，在該工序完成后取出，通過專用設(shè)備對(duì)陪片進(jìn)行測(cè)試，提取工藝數(shù)據(jù)，從而實(shí)現(xiàn)對(duì)工藝流程現(xiàn)場(chǎng)的監(jiān)控，并在下一工序之前就判定本工序?yàn)楹细?、或返工、或?bào)廢。 37晶片檢測(cè) 對(duì)晶片的檢測(cè)包括對(duì)原始的拋

11、光片和工藝過程中的晶片的檢測(cè)。對(duì)拋光片從三個(gè)方面進(jìn)行檢驗(yàn)，幾何尺寸、外觀缺陷和物理特性。對(duì)工藝過程中的晶片的檢測(cè)方法有化學(xué)腐蝕法、X射線形貌照相法和銅綴飾技術(shù)。38氧化層檢測(cè) 厚度測(cè)量，包括比色法、斜面干涉法、橢圓偏振法和分光光度計(jì)法。針孔檢測(cè)，包括化學(xué)腐蝕法、液晶顯示、銅染色和MOS結(jié)構(gòu)測(cè)試法。擊穿特性檢測(cè)，是MOS器件柵氧化膜和集成電路層間絕緣的電學(xué)特性和可靠性的一個(gè)重要量度。 C-V測(cè)量技術(shù)，廣泛用于SiO2-Si界面性質(zhì)的研究，高頻C-V法已成為MOS工藝常規(guī)監(jiān)測(cè)手段。可以測(cè)量：固定電荷密度、Na+密度等。39光刻工藝檢測(cè) 對(duì)光刻工藝的檢測(cè)包括：掩膜版和硅片平整度檢測(cè)；掩膜版和硅片上圖

12、形的CD（Critical Dimension)尺寸檢測(cè)；光刻膠厚度及針孔檢測(cè)；掩膜版缺陷及對(duì)準(zhǔn)檢測(cè)。40擴(kuò)散層檢測(cè) 薄層電阻測(cè)量，通常采用兩種方法：四探針法和范德堡法。結(jié)深測(cè)量：包括結(jié)的顯示 、結(jié)深測(cè)量 和亞微米結(jié)深測(cè)量 。雜質(zhì)分布測(cè)量：包括陽極氧化剝層的微分電導(dǎo)法和擴(kuò)展電阻法。41離子注入層檢測(cè)中、大劑量注入檢測(cè)，檢測(cè)方法與擴(kuò)散層相同，只是檢測(cè)的是載流子特性。小劑量注入檢測(cè)，檢測(cè)方法有兩次注入法、MOS晶體管閾值電壓漂移法、脈沖C-V法和擴(kuò)展電阻法等。離子注入層中雜質(zhì)原子的分布一般采用中子活化分析、放射性示蹤法、二次離子質(zhì)譜（SIMS）、背散射（RBS）、和俄歇電子能譜（AES）等方法檢測(cè)

13、。 42外延層檢測(cè)厚度測(cè)量;圖形漂移和圖形畸變的測(cè)量 ;電阻率測(cè)量;雜質(zhì)分布和自摻雜分布測(cè)量;43集成結(jié)構(gòu)測(cè)試圖形 微電子測(cè)試結(jié)構(gòu)和測(cè)試圖形必需滿足兩個(gè)準(zhǔn)則：要求通過對(duì)測(cè)試結(jié)構(gòu)和測(cè)試圖形的檢測(cè)能獲得正確的結(jié)果；要根據(jù)電路設(shè)計(jì)要求和實(shí)際能達(dá)到的工藝條件來進(jìn)行測(cè)試結(jié)構(gòu)和測(cè)試圖形設(shè)計(jì)。要求由測(cè)試圖形和測(cè)試結(jié)構(gòu)能使用自動(dòng)測(cè)量系統(tǒng)便捷地獲取數(shù)據(jù)，自動(dòng)測(cè)量系統(tǒng)應(yīng)用最少的探針（或探測(cè)板）。44微電子測(cè)試圖形的功能與配置 微電子測(cè)試圖形的功能提取工藝、器件和電路參數(shù)，評(píng)價(jià)材料、設(shè)備、工藝和操作人員工作質(zhì)量，實(shí)行工藝監(jiān)控和工藝診斷；制定工藝規(guī)范和設(shè)計(jì)規(guī)范；建立工藝模擬、器件模擬和電路模擬的數(shù)據(jù)庫；考察工藝線的技

14、術(shù)能力；進(jìn)行成品率分析和可靠性分析。45微電子測(cè)試圖形的功能與配置 微電子測(cè)試圖形的配置方式全片式，即工藝陪片(PVW)，把測(cè)試圖形周期性地重復(fù)排列在圓片上，形成 PVW (Process Validation Wafer的簡(jiǎn)稱); 外圍式，一種早期常用的方式。由位于每個(gè)電路(芯片)周圍的測(cè)試結(jié)構(gòu)所組成，用于工藝監(jiān)控和可靠性分析;插花式，在圓片的選定位置用測(cè)試圖形代替整個(gè)電路芯片，其數(shù)量和位置由需要而定;46幾種常用的測(cè)試圖形 薄層電阻測(cè)試圖形47幾種常用的測(cè)試圖形 薄層電阻測(cè)試圖形48幾種常用的測(cè)試圖形 薄層電阻測(cè)試圖形 偏移方形十字形結(jié)構(gòu) 49幾種常用的測(cè)試圖形 薄層電阻測(cè)試圖形大正十字形

15、結(jié)構(gòu) 50幾種常用的測(cè)試圖形 薄層電阻測(cè)試圖形小正十字形結(jié)構(gòu) 51幾種常用的測(cè)試圖形 平面四探針測(cè)試圖形52幾種常用的測(cè)試圖形 金屬-半導(dǎo)體接觸電阻測(cè)試圖形53幾種常用的測(cè)試圖形 掩模套準(zhǔn)測(cè)試結(jié)構(gòu) 隨著大規(guī)模、超大規(guī)模集成電路的發(fā)展，電路圖形的線寬越來越小，光刻工藝中的套準(zhǔn)問題變得越來超重要掩模套準(zhǔn)測(cè)試結(jié)構(gòu)就是用來檢測(cè)套準(zhǔn)誤差的。套準(zhǔn)誤差的定量測(cè)量可以用光學(xué)方法，也可以用電學(xué)方法。54幾種常用的測(cè)試圖形 工藝缺陷測(cè)量隨機(jī)缺陷測(cè)試結(jié)構(gòu)采用電學(xué)測(cè)試方法確定與基本工藝結(jié)構(gòu)相關(guān)的缺陷及其密度分布，并可由此預(yù)測(cè)成品率的測(cè)試結(jié)構(gòu)叫做隨機(jī)缺陷測(cè)試結(jié)構(gòu)。有下面幾種：鋁條連續(xù)性測(cè)試結(jié)構(gòu) ；接觸鏈測(cè)試結(jié)構(gòu) ；柵極

16、鏈測(cè)試結(jié)構(gòu) ；MOS晶體管陣列測(cè)試結(jié)構(gòu) ；可選址CMOS反相器陣列測(cè)試結(jié)構(gòu) ；環(huán)形振蕩器 ；55芯片封裝技術(shù) 微電子芯片封裝在滿足器件的電、熱、光、機(jī)械性能的基礎(chǔ)上，主要應(yīng)實(shí)現(xiàn)芯片與外電路的互連，并應(yīng)對(duì)器件和系統(tǒng)的小型化、高可靠性、高性價(jià)比也起到關(guān)鍵作用。 56封裝的作用和地位 微電子封裝通常有五種作用：電源分配；信號(hào)分配；散熱通道；機(jī)械支撐；環(huán)境保護(hù);器件封裝在國際上已成為獨(dú)立的封裝產(chǎn)業(yè)，并與器件測(cè)試、器件設(shè)計(jì)和器件制造共同構(gòu)成微電子產(chǎn)業(yè)的四大支柱。日月光集團(tuán)(ASE)在中國大陸的上海市（ASESH）、蘇州市（ASEN）、昆山市（ASEKS）和威海市（ASEWH）設(shè)有半導(dǎo)體封裝、測(cè)試、材料、

17、電子廠。 57封裝類型 58封裝類型芯片粘接技術(shù)如果只需將集成電路芯片固定安裝在基板上，一般有以下幾種方法。Au-Si合金共熔法； 焊料合金片焊接法； 導(dǎo)電膠粘接法；有機(jī)樹脂粘接法。59封裝類型芯片互連技術(shù)芯片互連技術(shù)主要有引線鍵合(WB)、載帶自動(dòng)焊(TAB)和倒裝焊(FCB)三種： WB。WB是一種傳統(tǒng)的、最常用的、也是最成熟的芯片互連技術(shù)，至今各類芯片的焊接仍以WB為主。它又可分為熱壓焊、超聲焊和熱壓超聲焊(又稱金絲球焊)三種方式。 TAB。 TAB是連接芯片焊區(qū)和基板焊區(qū)的“橋梁”，它包括芯片焊區(qū)凸點(diǎn)形成、載帶引線制作、載帶引線與芯片凸點(diǎn)焊接(稱為內(nèi)引線焊接)、載帶-芯片互連焊后的基板

18、粘接和最后的載帶引線與基板焊區(qū)的外引線焊接幾個(gè)部分。 FCB。FCB是芯片面朝下，將芯片焊區(qū)與基板焊區(qū)直接互連的技術(shù)。60封裝類型一級(jí)微電子封裝一級(jí)封裝是將一個(gè)或多個(gè)IC芯片用適宜的材料(金屬、陶瓷、塑料或它們的組合)封裝起來，同時(shí)，在芯片的焊區(qū)與封裝的外引腳間用芯片互連方法連接起來，使之成為有實(shí)用功能的電子元器件或組件。一級(jí)封裝包括封裝外殼制作在內(nèi)的單芯片組件和多芯片組件兩大類。61封裝類型一級(jí)微電子封裝金屬封裝光電器件封裝帶光窗型帶透鏡型帶光纖型分離器件封裝A型B型C型混合電路封裝平板型淺腔型扁平型（蝶形）特殊器件封裝矩陣類多層多腔型無磁材料型62封裝類型陶瓷封裝SSI，MSI封裝CDIP

19、，陶瓷雙列直插封裝 ，SCDIP；FP，flatpackage； SIP，System In aPackage ；CERDIP，玻璃密封的陶瓷雙列直插式封裝； LSI，VLSI封裝CPGA，陶瓷封裝，全稱為Ceramic PGA ；LCCC，(Leadless Ceramic Chip Carrier)無引線陶瓷封裝載體；LDCC，陶瓷有引腳片式載體封裝； CQFP（CQFJ), Ceramic Quad FlatPack, 帶保護(hù)環(huán)的四側(cè)引腳扁平封裝 ；金屬陶瓷封裝分離器件封裝同軸型；帶線型；MMIC封裝載體；多層陶瓷型；金屬框架-陶瓷絕緣子型；63封裝類型塑料封裝分離器件封裝A型B型集成電

20、路封裝PLCC，Plastic Leaded Chip Carrier ；PQFP（TPQFP，PFPQFP），Plastic Quad FlatPackage ；PDIP，Plastic Dual In-LinePackage ；PPGA， Plastic Ceramic PinGrid Arrau PackagePBGA，Plastic Ball Grid ArrayPackage；FCBGA，F(xiàn)lip Chip Ball Grid Array，倒裝芯片球柵格陣列的封裝格式； TBGA、EBGAPSOP（PSSOP、TPSOP）、PSOJ；CSP64封裝類型TBGA腔體結(jié)構(gòu)，TBGA封裝的

21、芯片與基板互連方式有兩種：倒裝焊鍵合和引線鍵合；倒裝焊鍵合的芯片倒裝鍵合在多層布線柔性載帶上；用作電路IO端的周邊陣列焊料球安裝在柔性載帶下面；厚密封蓋板又是散熱器(熱沉)，同時(shí)還起到加固封裝體的作用，使柔性基片下面的焊料球具有較好的共面性；腔體朝下的引線鍵合TBGA的芯片粘結(jié)在芯腔的銅熱沉上；芯片焊盤與多層布線柔性載帶基片焊盤用鍵合引線實(shí)現(xiàn)互連；用密封劑將電路芯片、引線、柔性載帶焊盤包封(灌封或涂敷)起來；65封裝類型TBGALBGA封裝的結(jié)構(gòu) SBGA，Stacked ball grid array封裝的結(jié)構(gòu) 66幾種典型封裝技術(shù) DIP（Dual In-Line Package）雙列直插

22、PGA（Ceramic PinGrid Arrau Package）插針網(wǎng)格陣列技術(shù) 67幾種典型封裝技術(shù) SOP（Small Out-Line Packag）和QFP（Quad Flat Packag）技術(shù) 68幾種典型封裝技術(shù)BGA（Ball Grid Array Package）即球柵陣列封裝技術(shù)BGA即“焊球陣列”。在基板的下面按陣列方式引出球形引腳；在基板上面裝配LSI芯片（有的BGA引腳與芯片在基板的同一面）；是LSI芯片用的一種表面安裝型封裝。它的出現(xiàn)解決了QFP等周邊引腳封裝長(zhǎng)期難以解決的多I/0引腳數(shù)LSI、VLSI芯片的封裝問題。 69幾種典型封裝技術(shù)BGA封裝，按基板的種

23、類，主要分為：PBGA(塑封BGA)；CBGA(陶瓷BGA)；CCGA(陶瓷焊柱陣列)；TBGA(載帶BGA)；MBGA(金屬BGA)；FCBGA(倒裝芯片BGA)；EBGA(帶散熱器BGA)等。70幾種典型封裝技術(shù) BGA技術(shù)PBGA封裝結(jié)構(gòu) 71幾種典型封裝技術(shù) BGA技術(shù) CBGA封裝結(jié)構(gòu) 72幾種典型封裝技術(shù) BGA技術(shù)CCGA封裝結(jié)構(gòu) 73幾種典型封裝技術(shù) BGA技術(shù)TBGA封裝結(jié)構(gòu) 74幾種典型封裝技術(shù) BGA技術(shù)FCBGA封裝結(jié)構(gòu) 75幾種典型封裝技術(shù)CSP技術(shù) CSP，即芯片尺寸封裝。這種產(chǎn)品具有的特點(diǎn)包括：體積?。豢扇菁{的引腳最多；電性能良好；散熱性能優(yōu)良。開發(fā)出CSP有數(shù)十

24、種，歸結(jié)起來，大致可分為以下幾類：1)柔性基板封裝；2)剛性基板；3)引線框架式；4)微小模塑型；5)圓片級(jí)；6)疊層型。76CSP芯片尺寸封裝柔性基板封裝剛性基板封裝引線框架式封裝圓片級(jí)封裝77CSP芯片尺寸封裝微小模塑型78幾種典型封裝技術(shù)FC技術(shù) FC(Flip Chip)即倒裝片或倒裝片法，也即凸點(diǎn)芯片，是沒有封裝的芯片封裝。制作方法與WLP完全相同，只是它的凸點(diǎn)還包括Au凸點(diǎn)、Cu凸點(diǎn)、Ni-Au、Ni-Cu-Au、In等凸點(diǎn)；凸點(diǎn)間的節(jié)距比CSP的節(jié)距更?。籅GA和CSP則是FC的擴(kuò)展和應(yīng)用。79幾種典型封裝技術(shù)制作FC凸點(diǎn)的工藝方法十分廣泛，根據(jù)不同需求，當(dāng)前主要有：蒸發(fā)/濺射法

25、、電鍍法、化學(xué)鍍法、打球法、焊料置球法、模板印制法、激光凸點(diǎn)法、移置凸點(diǎn)法、柔性凸點(diǎn)法、疊層法和噴射法等。其中的電鍍法、置球法、印制法、化學(xué)鍍法及打球法應(yīng)用居多，而以印制法和電鍍法最具有發(fā)展前途。80幾種典型封裝技術(shù)FBP技術(shù) FBP (Flat Bump Package)技術(shù)，即平面凸點(diǎn)式封裝技術(shù)。FBP是為了改善QFN（Quad Flat No-lead Package，方形扁平無引腳封裝）生產(chǎn)過程中的諸多問題而得以研發(fā)的，F(xiàn)BP的外形與QFN相近，引腳分布也可以一一對(duì)應(yīng)。QFN81幾種典型封裝技術(shù)外觀上的主要不同點(diǎn)在于：傳統(tǒng)QFN的引腳與塑膠底部(底面)在同一平面，而FBP的引腳則凸出于

26、塑膠底部。在SMT時(shí)，使焊料與集成電路的結(jié)合面由平面變?yōu)榱Ⅲw。在PCB的裝配工藝中有效地減少了虛焊的可能性。FBP采用鍍金工藝，無鉛化的同時(shí)不用提高鍵合溫度就能實(shí)現(xiàn)可靠的焊接。減少了電路板組裝廠的相關(guān)困擾，使電路板的可靠性更高。82幾種典型封裝技術(shù)在體積上，F(xiàn)BP可以比QFN更小、更薄，真正滿足輕薄短小的市場(chǎng)需求。穩(wěn)定的性能，杰出的低阻抗、高散熱、超導(dǎo)電性能同時(shí)滿足現(xiàn)在集成電路設(shè)計(jì)趨勢(shì)。FBP獨(dú)特的凸點(diǎn)式引腳設(shè)計(jì)也使焊接更簡(jiǎn)單、更牢固。83幾種典型封裝技術(shù)MCMMCP技術(shù)多芯片組件（Multi-Chip Module, MCM）是在混合集成電路(Hybrid Integrated Circui

27、t，HIC)基礎(chǔ)上發(fā)展起來的一種高技術(shù)電子產(chǎn)品。將多個(gè)LSI、VLSI芯片和其他元器件高密度組裝在多層互連基板上，然后封裝在同一殼體內(nèi)，以形成高密度、高可靠的專用電子產(chǎn)品；是一種典型的高級(jí)混合集成組件。84幾種典型封裝技術(shù)多芯片封裝(MultiChip Package，MCP)則是適應(yīng)個(gè)人計(jì)算機(jī)、無線通信，特別是移動(dòng)通信的飛速發(fā)展和大眾化普及所要求的多功能、高性能、高可靠性及低成本的要求，使用并安裝少量商用芯片，制作完成的封裝產(chǎn)品。MCP的電路設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)靈活方便；可采用標(biāo)準(zhǔn)化的先進(jìn)封裝，進(jìn)行標(biāo)準(zhǔn)的SMT批量生產(chǎn)；85幾種典型封裝技術(shù)工藝成熟，制作周期短，成品率高；所采用的各類IC芯片都是商

28、品化產(chǎn)品，不僅可以采購到，而且價(jià)格也相對(duì)較低。使最終產(chǎn)品的成本也相對(duì)較低。MCM和MCP是類似的，并無本質(zhì)上的差別，對(duì)MCM的論述同樣也適用于MCP。86幾種典型封裝技術(shù) 系統(tǒng)級(jí)封裝技術(shù)單級(jí)集成模塊(SLIM)87幾種典型封裝技術(shù) 圓片級(jí)封裝(WLP)技術(shù) WLP局部結(jié)構(gòu)示意圖 典型WLP的工藝流程 88未來封裝技術(shù)展望微電子封裝技術(shù)將向以下方向發(fā)展。具有的I/0數(shù)更多。具有更好的電性能和熱性能。更小、更輕、更薄，封裝密度更高。更便于安裝、使用、返修?？煽啃愿?。品種多、更新快、追求更高的性價(jià)比。符合環(huán)保要求。89集成電路測(cè)試技術(shù) 微電子產(chǎn)品特別是集成電路的生產(chǎn)，要經(jīng)過幾十步甚至幾百步的工藝，

29、其中任何一步的錯(cuò)誤，都可能是最后導(dǎo)致器件失效的原因。同時(shí)版圖設(shè)計(jì)是否合理，產(chǎn)品可靠性如何，都要通過集成電路的參數(shù)及功能測(cè)試。以集成電路由設(shè)計(jì)開發(fā)到投入批量生產(chǎn)的不同階段來分，相關(guān)的測(cè)試可以分為原型測(cè)試和生產(chǎn)測(cè)試兩大類。90電學(xué)特性測(cè)試電學(xué)特性測(cè)試的目的是最大限度地覆蓋可能存在于IC中的所有的失效源。測(cè)試IC電學(xué)特性的步驟通常是：連接測(cè)試；功能與動(dòng)態(tài)(交流)特性測(cè)試；直流特性測(cè)試。91可靠性測(cè)試92測(cè)試數(shù)據(jù)的統(tǒng)計(jì)分析面對(duì)集成電路測(cè)試得到的大量測(cè)試數(shù)據(jù)，需要用適當(dāng)?shù)姆椒▉斫y(tǒng)計(jì)分析和整理，使之變?yōu)槿菀桌斫夂捅阌谑褂玫男问?，如各種曲線、圖表和統(tǒng)計(jì)結(jié)果等。用這些統(tǒng)計(jì)數(shù)據(jù)可以方便地鑒定器件質(zhì)量，確定參數(shù)規(guī)

30、范，分析產(chǎn)品失效，控制生產(chǎn)工藝等。常用于分析單個(gè)器件合成批器件的曲線與圖表形式有：曲線圖；shmoo圖/組合shmoo圖；三維圖和等高線圖等。93測(cè)試成本集成電路的測(cè)試成本來源于測(cè)試設(shè)備與測(cè)試行為兩個(gè)方面。測(cè)試設(shè)備方面的成本又可以具體分成硬件與軟件兩部分。測(cè)試行為帶來的消耗來源于測(cè)試時(shí)間和測(cè)試人員費(fèi)用。94數(shù)字電路測(cè)試方法數(shù)字電路測(cè)試涉及三個(gè)基本概念。輸入測(cè)試向量，也叫輸入向量或測(cè)試向量，指并行加到被測(cè)電路直接輸入的若干0、1的組合。例如一個(gè)8輸入被測(cè)器件，它的一個(gè)測(cè)試向量可為01110011。測(cè)試圖形，輸入測(cè)試向量與被測(cè)器件在施加此輸入時(shí)的無錯(cuò)誤輸出響應(yīng)的總稱。測(cè)試序列，一系列理想情況下可以

31、此判斷被測(cè)器件有無失效的測(cè)試圖形。測(cè)試序列有完全、簡(jiǎn)化或最簡(jiǎn)，以及偽隨機(jī)等區(qū)別。95數(shù)字電路測(cè)試方法在測(cè)試方法上通常有以下幾種。 實(shí)裝測(cè)試法；比較測(cè)試法；測(cè)試圖形存儲(chǔ)法；實(shí)時(shí)測(cè)試圖形產(chǎn)生法；折中法；96數(shù)字電路失效模型數(shù)字集成電路測(cè)試中通?？紤]的失效有：固定錯(cuò)誤(Stuckat Faults)；干擾錯(cuò)誤(Bridging Faults)；固定開路錯(cuò)誤(Stuckopen Faults)；圖形敏感錯(cuò)誤(Pattern Sensitive Faults)。前兩種失效存在于各種工藝的數(shù)字集成電路中，固定開路錯(cuò)誤通常應(yīng)用于CMOS工藝的數(shù)字IC測(cè)試;最后一種，一般用于具有規(guī)則結(jié)構(gòu)的特定器件，如RAM和

32、ROM。97數(shù)字電路失效模型 固定錯(cuò)誤輸入ABC無錯(cuò)誤輸出存在s-a失效時(shí)的實(shí)際輸出ZA s-a-0A s-a-1B s-a-0B s-a-1C s-a-0C s-a-1Z s-a-0Z s-a-100011111110100111111110101011111110101111011110110011111110110111110110111011111100111101010100198數(shù)字電路失效模型 干擾錯(cuò)誤輸入測(cè)試向量A B C正確輸出錯(cuò)誤輸出可判斷的失效情況0 1 110A s-a-1或Z s-a-01 0 110B s-a-1或Z s-a-01 1 010C s-a-1或Z s-

33、a-01 1 101A或B或C s-a-0或Z s-a-099數(shù)字電路失效模型 與CMOS工藝相關(guān)的失效 100數(shù)字電路失效模型數(shù)字集成電路中還存在一些偶發(fā)性錯(cuò)誤，可分為兩類：傳輸錯(cuò)誤：射線、電源電壓波動(dòng)等造成的數(shù)據(jù)錯(cuò)誤；間歇性錯(cuò)誤：電路中的某些不當(dāng)造成隨機(jī)出現(xiàn)的錯(cuò)誤。在產(chǎn)生測(cè)試圖形時(shí)充分考慮以上的問題，以最大限度地覆蓋可能存在的失效。101IDDQ-準(zhǔn)靜態(tài)電流測(cè)試分析法 一個(gè)p管短路的CMOS反相器的電流電壓波形102IDDQ-準(zhǔn)靜態(tài)電流測(cè)試分析法IDDQ測(cè)試有三種方案。每向量測(cè)試一次；對(duì)測(cè)試圖形有選擇地進(jìn)行IDDQ測(cè)試；增補(bǔ)測(cè)試圖形。進(jìn)行IDDQ測(cè)試的方法有兩種：片外測(cè)試和芯片內(nèi)監(jiān)控。后者也稱內(nèi)建電流測(cè)試(BIC test，Buildin Current Testing)。由于VLSI中的絕大部分都采用CMOS工藝，IDDQ測(cè)試對(duì)純數(shù)字及數(shù)?；旌想娐窚y(cè)試都是一種有效的手段。103模擬電路及數(shù)?；旌想娐窚y(cè)試模擬電路測(cè)試模擬電路的失效情況大致可以概括為以下幾類：參數(shù)值偏離正常值；參數(shù)值嚴(yán)重偏離正常范圍，如開路、短路、擊穿等；一種失效引發(fā)其他的參數(shù)錯(cuò)誤；某些環(huán)境條件的變化引發(fā)電路失效(