概述ADC0809的工作時(shí)序

1、概述ADC0809的工作時(shí)序ALESTARTEOEPD（7 劃X0ATaX（1 ） START為轉(zhuǎn)換啟動(dòng)控制信號(hào)，高電平有效；（2 ） ALE為模擬信號(hào)輸入選通端口地址鎖存信號(hào)，上升沿有效；（3）START信號(hào)有效后，狀態(tài)信號(hào)EOC即變?yōu)榈碗娖?，表示進(jìn)入轉(zhuǎn)換狀態(tài)，轉(zhuǎn)換時(shí)間約100us。轉(zhuǎn)換結(jié)束后，EOC變?yōu)楦唠娖?，控制器?jù)此可了解轉(zhuǎn)換情況。（4）外部控制可以使OE由低電平變?yōu)楦唠娖剑ㄝ敵鲇行В?，此時(shí)0809的輸出數(shù)據(jù)總線D7:0從原來(lái)的高阻態(tài)變?yōu)檩敵鰯?shù)據(jù)有效。概述ADC0809的一次轉(zhuǎn)換過(guò)程st0TSt1 st2st3st4st0st0 :對(duì)0809初始化；st1 :由START、ALE發(fā)出啟

2、動(dòng)采樣和地址選通的控制信號(hào)，EOC由高電平變?yōu)榈碗娖剑?809的8位數(shù)據(jù)輸出端呈現(xiàn)高阻態(tài)“ZZ”；st2 :采樣周期中等待，等待了幾個(gè)時(shí)鐘周期后，EOC變?yōu)楦唠娖剑硎巨D(zhuǎn)換結(jié)束；st3 :狀態(tài)的輸出允許OE被設(shè)置成高電平，此時(shí)0809的數(shù)據(jù)輸出端D7:0輸出已經(jīng)轉(zhuǎn)換 好的數(shù)據(jù)；st4 : LOCK發(fā)出一個(gè)脈沖，其上升沿立即將D端口的數(shù)據(jù)鎖入Q和REGL中。分析代碼 module controler(CLK,D,EOC,RST,ALE,START,OE,ADDA,Q,LOCK_T,cs_1);input7:0 D; 來(lái)自0809轉(zhuǎn)換好的8位數(shù)據(jù)input CLK,RST; 狀態(tài)機(jī)工作時(shí)鐘和系統(tǒng)復(fù)

3、位信號(hào)input EOC; 轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換output reg ALE; /8個(gè)模擬信號(hào)通道地址鎖存信號(hào)output reg START,OE;轉(zhuǎn)換啟動(dòng)信號(hào)和數(shù)據(jù)輸出三態(tài)控制信號(hào)output ADDA,LOCK_T;信號(hào)通道控制信號(hào)和鎖存測(cè)試信號(hào)output7:0 Q;output7:0 cs_1;parameter s0=0,s1=1,s2=2,s3=3,s4=4; /定義各狀態(tài)子類型reg4:0 cs,next_state;為了便于仿真顯示，現(xiàn)態(tài)變量名簡(jiǎn)寫為csreg7:0 REGL;轉(zhuǎn)換后數(shù)據(jù)鎖存輸出reg LOCK; 轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時(shí)鐘信號(hào)always(posed

4、ge CLK or posedge RST)時(shí)序過(guò)程beginif(RST) cs=s0;else cs=next_state; 由現(xiàn)態(tài)變量cs將當(dāng)前狀態(tài)值帶出過(guò)程endalways(cs or EOC)begincase(cs)sO:begin ALE=0;START=0;OE=0;LOCK=0;next_state=s1; end /0809 初始 化s1:begin ALE=1 ;START=1 ;OE=0;LOCK=0;next_state=s2; end 啟 動(dòng)采樣 信號(hào)starts2:begin ALE=0;START=0;OE=0;LOCK=0;if(E0C=1b1) next_

5、state=s3; /E0C=1 表明轉(zhuǎn)換結(jié)束else next_state=s2; 轉(zhuǎn)換未結(jié)束，繼續(xù)等待ends3:begin ALE=0;START=0;OE=1 ;LOCK=0;next_state=s4; end 開啟 OE,打 開AD數(shù)據(jù)口s4:begin ALE=0;START=0;OE=1 ;LOCK=1 ;next_state=sO; end 開 啟效據(jù) 鎖存信號(hào)default:begin ALE=0;START=0;OE=0;LOCK=0;next_state=s0; endendcaseendalways(posedge LOCK) 寄存器過(guò)程beginREGL=D; 在lock上升沿將轉(zhuǎn)換好的數(shù)據(jù)鎖入endassign ADDA=0; 選擇模擬信號(hào)進(jìn)入通道INOassign Q=REGL;assign LOCK_T=LOCK;將測(cè)試信