2008年題簡易多功能計(jì)數(shù)器-全國生競(jìng)賽賽區(qū)組委會(huì)

1、簡易多功能計(jì)數(shù)器（F 題摘ATmega128FPGA關(guān)鍵字：電子計(jì)測(cè)量精度可編程邏輯AVR機(jī)，門簡易多功能計(jì)數(shù)器（F 題摘ATmega128FPGA關(guān)鍵字：電子計(jì)測(cè)量精度可編程邏輯AVR機(jī)，門控信Multi-functionCounter FPGA(FieldProgrammableGateArray)providesafast,accurateandflexiblesolution digitalsystemdesign.Thisrdiscussesthedesignflow,schemeselection,error control ysis of a multi-function cou

2、nter. Based on ATmega128 as microcontroller,itconsistsoftheFPGAmodule,keyboardmodules,liquidcrystaldheervalmeasurements.Asforthedesignmethods,thefunctionaldesign- software simulation - Download electronic automatic mode takes the place of the traditionalcircuitdesign-hardwaretestride-weldermethods.I

3、tmainlydependsonthe EDA Tools, supplemented by the hardware design his way it simplifies hardware design, y improving the flexibility and stability of the Key words: Frequency Meter, FPGA, 1.111.1.211.2.111.2.2121.2.31.3.1231.3.21.4.1 FPGA31.4.1.13451.4.2671.4.3 AD777771.4.98891.11.21.31.11.1.1（1）（2

4、）（3）周期、時(shí)間間隔測(cè)量：0.1mS1S，誤差0.1%；頻率測(cè)量：1Hz200KHz，（4）1.1.2（1）周期、時(shí)間間隔測(cè)量：1S10S，誤差0.1%；頻率測(cè)量：0.01Hz10MHz，誤差（2）10（3）（4）其他（如溫度、時(shí)間等功能）1.3.1231.3.21.4.1 FPGA31.4.1.13451.4.2671.4.3 AD777771.4.98891.11.21.31.11.1.1（1）（2）（3）周期、時(shí)間間隔測(cè)量：0.1mS1S，誤差0.1%；頻率測(cè)量：1Hz200KHz，（4）1.1.2（1）周期、時(shí)間間隔測(cè)量：1S10S，誤差0.1%；頻率測(cè)量：0.01Hz10MHz，誤

5、差（2）10（3）（4）其他（如溫度、時(shí)間等功能）1.21.2.11Ts開、閉的時(shí)間。設(shè)被測(cè)信號(hào)頻率為Fx,TSN1.2.212圖1Ts開、閉的時(shí)間。設(shè)被測(cè)信號(hào)頻率為Fx,TSN1.2.212圖 1周期測(cè)量原理設(shè)量化時(shí)鐘的頻率為T0，待測(cè)脈沖上升沿到來時(shí)量化時(shí)鐘的初始計(jì)數(shù)為M，下一次待測(cè)脈沖上升沿到來時(shí)量化時(shí)鐘技術(shù)為M，T1、T2為待測(cè)脈沖上升沿與下一個(gè)量化時(shí)鐘脈沖上升沿之間的于高頻信號(hào)而言，Tx時(shí)間內(nèi)計(jì)數(shù)器計(jì)入量化時(shí)鐘個(gè)數(shù)較小，測(cè)量誤差較大。此種測(cè)量方法以被測(cè)1.2.31.31.3.1 1.31.3.1 5151I/O8155AVRFPGAAVR5151AVRFPGA1.3.231.4FPG

6、AFPGASPI，PLL4頻率測(cè)量模塊由分頻模塊、門控模塊，BCD50MFPGAFPGASPI，PLL4頻率測(cè)量模塊由分頻模塊、門控模塊，BCD50M2HzBCD（enable）、清零（clr）和數(shù)據(jù)鎖存（lck）5FPGABCD51.4.1.2周期測(cè)量使用兩個(gè)狀態(tài)機(jī)（sig_sel）所示0.01%signal10000100us10006脈沖周期無頻率而言，故不能經(jīng)過分頻器（sig_sel0）。為區(qū)別周期測(cè)量和時(shí)間間隔測(cè)量(mode)mode=1mode=0signal3signalsignal16脈沖周期無頻率而言，故不能經(jīng)過分頻器（sig_sel0）。為區(qū)別周期測(cè)量和時(shí)間間隔測(cè)量(mod

7、e)mode=1mode=0signal3signalsignal11*holdidle倍分頻導(dǎo)致的電路所死（idlehold）sig_selsig_sel2功能表1被經(jīng)過分0被沒有經(jīng)過分clk_10M，rst被（signal）的上升沿Hold，或者rst信號(hào)的下降沿idle(cnt_idle)*計(jì)數(shù)周期計(jì)數(shù)器（cnt）計(jì)數(shù),idle(cnt_idle)周期計(jì)數(shù)器（cnt）保持,hold（cnt_hold）sig_selverilogalways (edgeclk) sig_selverilogalways (edgeclk) if(rst=0|mode=0) elseif(cnt=1_000

8、0_000|cnt_hold=1_0000_000|cnt_idle=1_0000_000) elseif(curr_s=hold&sig_sel=0&cnt1_0000) 8ATmega128FPGASPIFPGAATmega128CLK作流程如下，ATmega128MOSIFPGA數(shù)據(jù)信息，F(xiàn)PGA 對(duì)地址譯碼，選擇合適的數(shù)據(jù)輸入端)，AVRFPGAATmega128CLK作流程如下，ATmega128MOSIFPGA數(shù)據(jù)信息，F(xiàn)PGA 對(duì)地址譯碼，選擇合適的數(shù)據(jù)輸入端)，AVR 在 load 端產(chǎn)生下降沿，F(xiàn)PGA 將相應(yīng)數(shù)據(jù)讀入寄存器中，當(dāng) CS=0，load=1 的情況下，在每一個(gè)

9、SCLK 時(shí)鐘的上升沿,移位寄存器的數(shù)值左MISOMCU9SPI（2）10ns1.4.2信號(hào)應(yīng)根據(jù)實(shí)際情況整形或者直接通過穩(wěn)壓管穩(wěn)壓后測(cè)量相關(guān)參數(shù)TTLMAX941速（10ns）FPGA采取可以外接其它整形電路（整形，滯回比較器整形等）1.4.3 ADATmega128AD（初始信號(hào)）AD樣速度的限制，所測(cè)峰值誤差較大。1.4.4DS18B20I/O10+85范圍內(nèi)精度為0.5,且分辨率較高，1.4.51.4.6C1.4.7SPIFB+XXH（FPGA1.4.6C1.4.7SPIFB+XXH（FPGA模式），7905101.4.965536100001.51.5.171.4.1.3（1）SPI

10、FPGAATmega128UARTI2CSPIATmega128FPGASPI（SCK）、主機(jī)輸出/1.5.2設(shè)0.000.00.65536100001.51.5.171.4.1.3（1）SPIFPGAATmega128UARTI2CSPIATmega128FPGASPI（SCK）、主機(jī)輸出/1.5.2設(shè)0.000.00.（123隔測(cè)量”“1612EDA過PLL（1）3周期測(cè)量數(shù)據(jù)（2）EDAEDAEDAEDAEDAEDAEDA（123隔測(cè)量”“1612EDA過PLL（1）3周期測(cè)量數(shù)據(jù)（2）EDAEDAEDAEDAEDAEDAEDA451.6.2（1）FPGA50MHz實(shí)際頻率測(cè)量頻率EDA

11、EDAEDAEDAEDA1451.6.2（1）FPGA50MHz實(shí)際頻率測(cè)量頻率EDAEDAEDAEDAEDA1有表格一分析可知：EDAFPGAFPGAPLLEDAEDA（3）（4）ADAD1.7的一個(gè)提高和展現(xiàn)自己的舞臺(tái)，在以后的人生中更加自信和堅(jiān)定1.8.Verilog HDL有表格一分析可知：EDAFPGAFPGAPLLEDAEDA（3）（4）ADAD1.7的一個(gè)提高和展現(xiàn)自己的舞臺(tái)，在以后的人生中更加自信和堅(jiān)定1.8.Verilog HDLVerilog HDLFPGA,樓興華 編著FPGAATmega128FPGA24026AVR功能：ADuchar uuadc() AD26AVR功

12、能：ADuchar uuadc() AD24*4640EDAreturn data) AD2頭文件名功能：DS18B20return data) AD2頭文件名功能：DS18B20CLR_DIRDDRC&=BIT(0) T_DIR DDRC|=BIT(0) CLR_OPPORTC&=BIT(0) T_OP PORTC|=BIT(0) CHECK_IP (PINC&0X01)uchar temperature10= DS18D20void delay_1us(void) /1usvoid n) /N usfor(i=0;in;i+) / DS18D20for(i=0;in;i+) / DS18D

13、20void / DS18D20void unsigned char / DS18D20uchar uchar i,dat; / DS18D20uchar uchar i,dat; return / DS18D20writebyte(0 x7F);/1/16BCDtemprevoid ucharlsb=0,msb=0,temper=0;/定義變量的時(shí)候記得賦初值 float backbit=0;/小數(shù)點(diǎn)后的數(shù)值1000reset();/writebyte(0 xBE);/ds18b20lsb=readbyte();/8msb=readbyte();/8backbit=(lsb&0 x0F)*6

14、25;/temper1=backbit;/writebyte(0 xBE);/ds18b20lsb=readbyte();/8msb=readbyte();/8backbit=(lsb&0 x0F)*625;/temper1=backbit;/型頭文件名功能：LCM2402#include #include #define uchar unsigned #define 012DDR_LCM_CONTROL DDRA DDR_LCM_DATA DDRB PORT_LCM_CONTROLPORTA PORT_LCM_DATA PORTBvoid uvoid time) void LCM_write

15、_cmd(uchar void uvoid time) void LCM_write_cmd(uchar void LCM_write_dat(uchar void void uchar i; void void uchar i; void uchar ,uchar 頭文件名功能：4*4key/start for /start /end 頭文件名功能：AVRFPGA SPIFPGA/start /end 頭文件名功能：AVRFPGA SPIFPGASPICS0 1234LAT RST PORT_SPIPORTDN_SPI CSH PORT_SPI|=BIT(CS) CSL/-微妙級(jí)別的延時(shí)函d

16、elayus(uchar /-微妙級(jí)別的延時(shí)函delayus(uchar uchar i; /-從FPGA中讀出數(shù)uchar spi_read(uchar uchar DDR_SPI=0XFF;/IO;for(i=0;i8;i+)if(addr&0X80)MOSIH; else MOSIL;output=output1;/for7if(PIN_SPI&BIT(MISO)output|=1; output=output=1 )uu/ uuvoid put_dot(uchar sig_dig,uchar uchar =location- =1 )else else =-else else =-el

17、se =-Verilog HDL功能：SPI口module module output 15:0 1:0 reg 7:0 assign alwaysreg 7:0 assign always(negedge always(negedge edge default:default:spi_reg15:8=reg0; elseif(cs=0)spi_reg=spi_reg14:0,mosi; else spi_reg=1_0000_000|cnt_hold=1_0000_000|elseif(cnt=1_0000_000|cnt_hold=1_0000_000|cnt_idle=1_0000_00

18、0) elseif(curr_s=hold&sig_sel=0&cnt1_0000) always ( edge sgnal or negedge always(curr_s) idle:beginns=counting; counting:beginns=hold; end/measuretheperiod else if(mode=0)clr_BCD=1; default:beginns=idle;clr_BCD=1;end always( edge always( always( edge always( edge clk or negedge begin cnt=0; elseif(curr_s=counting) elseif(curr_s=h