quartus ii 常見的19個錯誤28個警告

1、（一）Quartus警告解析（二）（三）1.Found clock-sensitive change during active clock edge at time on register（四）原因：（四）時鐘的邊緣同時變化。而時鐘敏感信號是不能在時鐘邊沿變化的。其后果為導(dǎo)致結(jié)果不正確。（五）措施：編輯 vector source file（六）（七）2Verilog HDL assignment warning at : truncated with size tomatch size of target （ （八）原因:在HDL設(shè)計中對目標(biāo)的位數(shù)進(jìn)行了設(shè)定，如:reg4:0 a;而默認(rèn)為

2、32位將位數(shù)裁定到合適的大小（九）惜施:如果結(jié)果正確，無須加以修正，如果不想看到這個警告,可以改變設(shè)定的位數(shù)什）optimizati on什二） 什三）I 什四）原因:經(jīng)過綜合器優(yōu)化后，輸出端口已經(jīng)不起作用了optimizati on什二） 什三）I 什四）原因:經(jīng)過綜合器優(yōu)化后，輸出端口已經(jīng)不起作用了Following 9 pins have nothing, GND, or VCC driving datain port -changes tothis conn ectivity may cha nge fitt ing results（十五）原因:第9腳，空或接地或接上了電源（十六）措施

3、:有時候定義了輸出端口，但輸出端直接賦0，便會被接地，賦1接電源。如果你的設(shè)計中這些端口就是這樣用的，那便可以不理會這些war ning（二十一）（二十一）clocks.（二十二）（二十三）6.Timi ng characteristics of device EPM570T144C5 are prelimi nary什七）（十丿八） 5.Fo und pins fun cti oning as un defi ned clocks an d/or memory en ables（二十四）原因:因為MAXII是比較新的元件在Quartusll中的時序并不是正式版的，要等Service Pack

4、 （二十五）措施:只影響Quartus的Waveform（二十六）（二十七）7.Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not en abled（二十丿八）措施:將 setting 中的 timing Requirements&Option-More Timingsettin|-setti-Enable Clock Laten中的 on 改成 OFFWarning: Found clock high time violation at 1

5、4.8 ns on register|cou nter|lpm_cou nter:cou nt1_rtl_O|dffs11原因:違反了 steup/hold時間,應(yīng)該是后仿真，看看波形設(shè)置是否和時鐘沿符合steup/hold 時間措施:在中間加個寄存器可能可以解決問題war ning: circuit may not operate.detected 46 non-operati onal paths clocked by clockclk44 with clock skew larger than data delay原因:時鐘抖動大于數(shù)據(jù)延時，當(dāng)時鐘很快，而if等類的層次過多就會出現(xiàn)這種問

6、題，但這 個問題多是在器件的最高頻率中才會出現(xiàn)措施：sett in g-tim ing Requireme nts&Opti on s-Default required fmax 改小一些，如 改到50MHZ1O.Desig n contains in put pin(s) that do not drive logic原因:輸入引腳沒有驅(qū)動邏輯(驅(qū)動其他引腳)，所有的輸入引腳需要有輸入邏輯措施:如果這種情況是故意的，無須理會，如果非故意，輸入邏輯驅(qū)動.Warning： Found clock high time violation at 8.9ns on nodeTEST3.CLK原因：FF

7、中輸入的PLS的保持時間過措施：在FF中設(shè)置較高的時鐘頻率Warning: Found 10 node(s) in clock paths which may be acting as ripple and/orgated clocks - no de(s) an alyzed as buffer(s) result ing in clock skew原因:如果你用的CPLD只有一組全局時鐘時，用全局時鐘分頻產(chǎn)生的另一個時鐘在布 線中當(dāng)作信號處理，不能保證低的時鐘歪斜(SKEW)。會造成在這個時鐘上工作的時序電路 不可靠，甚至每次布線產(chǎn)生的問題都不一樣。措施:如果用有兩組以上全局時鐘的FPGA

8、芯片，可以把第二個全局時鐘作為另一個時 鐘用，可以解決這個問題。Critical Warning: Timing requirements were not met. See Report window for details. 原因：時序要求未滿足，措施：雙擊 Compilatio n Report-Time An alyzer- 紅色部分(如 clock setup:clk等) -左鍵單擊list path,查看fmax的SLACK REPORT再根據(jù)提示解決,有可能是程序的算法 問題14.Ca nt achieve min imum setup and hold requireme nt

9、 along path(s). See Report win dow for detailsl原因：時序分析發(fā)現(xiàn)一定數(shù)量的路徑違背了最小的建立和保持時間，與時鐘歪斜有關(guān)，一般是由于多時鐘引起的措施：利用 Compilation Report-Time Analyzer-幻色部分(如 clockhold:clk等)，在slack中觀察是hold time為負(fù)值還是setup time為負(fù)值，然后在：Assignment-Assignment Editor-To 中增加時鐘名(fromnode finder)，Assignment Name 中增加和多時鐘有關(guān)的Multicycle和Multicy

10、cle Hold選項，如hold time為負(fù)，可使 Multicle hold 的值multidte,如設(shè)為 2 和 1。15: Cant analyze file - file E:/quartusii/*/*.v is missing16.War ning: Cant find sig nal in vector source file for in put pin |whole|clk10m原因：因為你的波形仿真文件(vector source file )中并沒有把所有的輸入 信號(in put pin)加進(jìn)去，對于每一個輸入都需要有激勵源的17.War ning: Us ing d

11、esig n file lpm_fifo0.v, which is not specified as a desig n file for thb current project, but contains definitions for 1 design units and 1 entities in project Info: Found en tity 1: lpm_fifo0原因：模塊不是在本項目生成的，而是直接copy 了別的項目的原理圖和源程序而生成 的，而不是用QUARTUS將文件添加進(jìn)本項目措施：無須理會，不影響使用18.Tim ing characteristics of d

12、evice are prelim in ary原因：目前版本的Quartusll只對該器件提供初步的時序特征分析措施：如果堅持用目前的器件，無須理會該警告。關(guān)于進(jìn)一步的時序特征分析會在后續(xù)版本的Quartus得到完善。19.Tim ing An alysis does not support the an alysis of latches as syn chr onous eleme ntsfor the curre ntly selected device family原因：用 analyze latches as synchronous elements setting可以讓 Quaru

13、ts II 來分析同步鎖存，但目前的器件不支持這個特性措施：無須理會。時序分析可能將鎖存器分析成回路。但并不一定分析正確。其后果可能會導(dǎo)致顯示提醒用戶：改變設(shè)計來消除鎖存器120.War nin g:Fo und xx output pins without output pin load capacita nee assig nment原因：沒有給輸出管教指定負(fù)載電容措施：該功能用于估算TCO和功耗，可以不理會，也可以在Assig nment Editor中為相應(yīng)的輸出管腳指定負(fù)載電容，以消除警告121.Warning: Found 6 node(s) in clock paths whic

14、h may be acting as ripple and/orgated clocks - no de(s) an alyzed as buffer(s) result ing in clock skew原因：使用了行波時鐘或門控時鐘，把觸發(fā)器的輸出當(dāng)時鐘用就會報行波時鐘，將組合邏輯的輸出當(dāng)時鐘用就會報門控時鐘措施：不要把觸發(fā)器的輸出當(dāng)時鐘，不要將組合邏輯的輸出當(dāng)時鐘，如果本身如此設(shè)計, 則無須理會該警告22.Warning (10268): Verilog HDL information at lcd7106.v(63):Always Construct contains both blo

15、ck ing and non-block ing assig nments原因：一個always模塊中同時有阻塞和非阻塞的賦值23 Warning: Ignored node in vector source file. Cant find corresponding node nameclass_sig2 in desig n.沒有編寫testbench文件，或者沒有編輯輸入變量的值testbench里是元件申明和映 射24. War ning: Compiler packed, optimized or syn thesized away node temp19. Ig nored vec

16、tor source file no de.-temp19被優(yōu)化掉了 25. War ning: Desig n contains 2 in put pin(s) that do not drive logic War ning: No output depe ndent on in put pin elkWar ning: No output depe ndent on in put pin sig n輸出信號與輸入信號無關(guān)26. Warning: Ignored node in vector source file. Cant find corresponding node n ame o

17、ver in desig n.在源文件中找不到對應(yīng)的節(jié)點(diǎn)“over”27： Warning: No exact pin location assignment(s) for 16 pins of 16 total pins定義的管腳沒有和外部的管腳連接.28： War ning: Ign ored locatio ns or regi on assig nments to the follow ing no desWar ning: Node 78ledcom4 is assig ned to locati on or region, but does not exist in desig n

18、設(shè)計中沒提到78ledcom4，而分配了管腳給它。說明：有時候運(yùn)行了 TCL腳本文件后需要修改，修改后有一些先前分配的管腳不需要了， 如果沒有delete，則會出現(xiàn)此提示。解決辦法：assignments-pins，把不用的管腳刪除即可(TCL腳本文件里的多余管腳分配 語句最好也一起delete )o(二十九)Quartus常見錯誤分析(三十)Error: VHDL error at counter clk.vhd(90): actual port class of mode in cannot be associated with formal port class of mode out兩

19、者不能連接起來Error: VHDL In terface Declarati on error in clk_ge n. vhd(29): in terface object clk_sca n of mode out cannot be read. Change object mode to buffer or inout信號類型設(shè)置不對，out當(dāng)作buffer來定義Error: Node in sta nee clk_ge n1 in sta ntiates un defi ned en tity clk_ge n引用的例化元件未定義實(shí)體en ticlk_ge nError: VHDL

20、Binding Indication error at freqdetect_top.vhd(19): port class in design en tity does not have std_logic_vector type that is specified for the same gen eric in the associated comp onent在相關(guān)的元件里沒有當(dāng)前文件所定義的類型Error: VHDL error at ton gbu.vhd(16): cant in fer register for sig nal gate because sigiBl does

21、not hold its outside clock edgeError: VHDL error at impulcomp.vhd(19): cant implement clock enable condition specified using binary operator or7. Error: VHDL Association List error at period_counter.vhd(38): actual parameterassig ned to formal parameter alarm, but formal parameter is not declared8.

22、Error: Ign ored con struct behavier at period_c oun ter.vhd(15) because of previous errors因為前一個錯誤而導(dǎo)致的錯誤9. Error: VHDL error at period_c oun ter.vhd(38): type of ide ntifier alarm does not agree with its usage as std_logic typealarm 的定義類型與使用的類型不一致 lO.Error: VHDL error at shift_reg.vhd(24): cant synth

23、esize logic for statement with con diti ons that test for the edges of multiple clocks同一進(jìn)程中含有兩個或多個if(edge)條件，(一個進(jìn)程中之能有一個時鐘沿)11. Error: Cant resolve multiple constant drivers for net datain_reg22 at shift_reg.vhd(19) 12. Error: cant infer register for signal num0 because signal does not hold its outs

24、ide clock edge 13. Error: Cant elaborate top-level user hierarchyError: Error: Cant resolve multiple constant drivers for net csn at led_key.vhd(32) 有兩個以上賦值語句，不能確定“cs_in”值，Error: Cant access JTAG cha in 無法找到下載鏈Error: Cant name logic scfifoO of instanee inst -has same name as current design file原因：模塊的名字和project的名字重名了措施：把兩個名字之一改一下，一般改模塊的名字1）QuartusII