數(shù)據(jù)庫數(shù)電課件第七章

1、第七章 可編程邏輯器件 PLD Programmable Logic Device7.1 PLD 概述 7.1.1 PLD 的電路結(jié)構(gòu)及分類PLD 的基本結(jié)構(gòu) P0Pm-1 I0 In-1 O0 Ob-1N 個(gè)輸入b 個(gè)輸出m個(gè)乘積項(xiàng)與陣列或陣列7.1.1 PLD的電路結(jié)構(gòu)及的分類組合PLD時(shí)序PLD只讀存儲(chǔ)器(ROM)可編程邏輯陣列(PLA)可編程陣列邏輯(PAL)通用邏輯陣列(GAL)根據(jù)輸出是否包含寄存器分為根據(jù)內(nèi)部結(jié)構(gòu)及編程方式分為PLD的分類只讀存儲(chǔ)器 (ROM) ： 與陣列固定 或陣列可編程可編程邏輯陣列 (PLA) ： 與陣列可編程 或陣列可編程可編程陣列邏輯 (PAL) ： 與

2、陣列可編程 或陣列固定7.1.2 PLD 的編程工藝及描述的邏輯規(guī)則和符號(hào)一、PLD 的編程工藝 1.掩膜可編程PLD（mask PLD ) 2.現(xiàn)場可編程PLD：PPLD (可編程PLD) EPPLD (可擦除可編程PLD) EEPPLD (電可擦除可編程PLD)二、PLD 的描述規(guī)則和符號(hào)7.1.3 PLD 的設(shè)計(jì)過程及主要優(yōu)點(diǎn)一、的設(shè)計(jì)過程 所需設(shè)備：兩大類可編程邏輯開發(fā)軟件 編程器設(shè)計(jì)過程分三個(gè)階段：、設(shè)計(jì)輸入、設(shè)計(jì)實(shí)現(xiàn)、設(shè)計(jì)驗(yàn)證二、的主要優(yōu)點(diǎn)、簡化系統(tǒng)設(shè)計(jì)、功能集成度高、可靠性高7.2 只讀存儲(chǔ)器 Read Only Memory只讀存儲(chǔ)器按內(nèi)部結(jié)構(gòu)可分為：固定只讀存儲(chǔ)器ROM可編程

3、只讀存儲(chǔ)器PROM可擦除可編程只讀存儲(chǔ)器EPROM電可擦除可編程只讀存儲(chǔ)器 EEPROM特點(diǎn)：與陣列固定 或陣列可編程7.3 可編程邏輯陣列 (PLA) Programmable Logic Array特點(diǎn)：與、或陣列都可編程 1. 針對邏輯函數(shù)的最簡與或式PLA中的與陣列被編程產(chǎn)生所需的全部與項(xiàng)PLA中的或陣列被編程完成相應(yīng)與項(xiàng)間的或運(yùn)算 并產(chǎn)生輸出。邏輯功能越復(fù)雜，其優(yōu)點(diǎn)越明顯。這樣，就大大提高了芯片面積的有效利用率。 2. PLA分組合PLA和時(shí)序PLA(包含有觸發(fā)器)。7.4 可編程陣列邏輯 (PAL) Programmable Array Logic特點(diǎn)：固定的或陣列和可編程的與陣列

4、 與同樣位數(shù)的PLA相比，PAL不但減少了編程點(diǎn)數(shù)(或陣列固定)，而且也簡化了編程工作(僅對與陣列編程，工作單一)。 這樣，就更有利于輔助設(shè)計(jì)系統(tǒng)的開發(fā)。7.4.1 組合 PAL 器件組合PAL 的基本結(jié)構(gòu)框圖輸入I0I(n-1)nO0O(s-1)slkP0 P(k-1)O 輸出IO 輸出IO0IO(l-1)l 與陣列(可編程) 或陣列（固定）7.4.2 時(shí)序 PAL 器件時(shí)序PAL 的基本結(jié)構(gòu)框圖X 0 X(n-1)O0 O(l -1)slkP0 P(k-1)IO 輸出寄存器輸出O0 O(l -1)IO0 IO(s-1)llOEs輸入n輸出寄存器組CLK 或陣列（固定） 與陣列(可編程)7.5 通用邏輯陣列概述(GAL)Generic Array Logic一、工藝上的改進(jìn) 高速電可擦除CMOS(Electrically Erasable Comple-mentary Metal-Oxide Semiconductor (E2CMOS)特點(diǎn)： 可測試性 低功耗，使集成度更高 速度不低于其他TTL可編程器件 可重復(fù)編程100次衣裳7.5 通用邏輯陣列概述(GAL)Generic A