計(jì)算機(jī)22組成原理

1、一驗(yàn)?zāi)苛私馔ㄓ眉拇嫫鹘M的用掌握通用寄存器組及它一驗(yàn)?zāi)苛私馔ㄓ眉拇嫫鹘M的用掌握通用寄存器組及它的控制結(jié)構(gòu)；掌握層次結(jié)構(gòu)的設(shè)計(jì)方二. 實(shí)驗(yàn)要完成通用寄存器組（不少于 4 個(gè)寄存器）的設(shè)計(jì)，用戶可以中任何一個(gè)寄存器進(jìn)行。原通用寄存器組是 的重要組成部分。器取來(lái)的數(shù)放在通用寄存器中；同時(shí)也可將通用寄存器里面的內(nèi)容讀4.設(shè)計(jì)思路與源代本寄存器組的組成：頂層設(shè)計(jì)實(shí)體有數(shù)據(jù)輸入、數(shù)據(jù)輸出及控信號(hào)端口；底層有四16 位寄存器、4 1 多路選擇器以及個(gè) 2譯。由外部的同步時(shí)鐘信號(hào)、讀寫信號(hào)、寄存器號(hào)、復(fù)位信號(hào)共同控制。見(jiàn)下電路圖說(shuō)明（1）寄存器組中包含 4 個(gè) 16 （2）當(dāng)電路圖說(shuō)明（1）寄存器組中包含 4

2、個(gè) 16 （2）當(dāng)reset 信號(hào)為低時(shí)，4 個(gè)寄存器復(fù)位為0。寄存器的信號(hào)為 clk（3）寫端口為 2 位的 wr_port 信號(hào)，負(fù)責(zé)哪一個(gè)寄存器被寫入（4）寄存器組有一個(gè)寫允許信號(hào) wen，在 wen 為1 時(shí)，在 clk 升沿將輸入到寄存器組的 16 位數(shù)據(jù) data 寫入 wr_port 指定的寄中（5）讀端口為 2 位的 rd_port 信號(hào)。rd_port 決定將哪個(gè)寄的輸出送寄存器組的輸data_out程序源代碼libraryuse entity : std_logic_vector(15downto0); outstd_logic_vector(15downtoendarch

3、itectureaofregister_16is if reset = 0 then q_output=x0000;elsif(clkevent andclk=1)ifsel=1endarchitectureaofregister_16is if reset = 0 then q_output=x0000;elsif(clkevent andclk=1)ifsel=1 andwrite=1=end if;endend end libraryuse entitydecoder2_to_4isport:std_logicsel00 :sel03 end ofdecoder2_to_4 sel(1)

4、and(notsel(1)andsel(0)endsel(1)and(notsel(1)andlibraryuseieee.std_logic_1164.all; entity mux4_to_1 isport(input0,input1 ,input2:instd_logic_vector(15endinstd_logic_vector(1downtooutstd_logic_vector(15downtoarchitecturebehavioralofmux4_to_1mux: ,input0,input1,input2,case end end endlibrary ieee;use e

5、ntityregfileport (:instd_logic_vector(1downtocase end end endlibrary ieee;use entityregfileport (:instd_logic_vector(1downtoend :std_logic_vector(1downto0); std_logic_vector(15downtooutstd_logic_vector(15downtoregfile16bitcomponent port(reset,clk,write,sel:inin std_logic_vector(15 downto 0); q_outpu

6、t: outstd_logic_vector(15downto0);endcomponent24port(sel:instd_logic_vector(1downtosel00,sel01,sel02,sel03:outstd_logicend component41port(input0,input1,input2:instd_logic_vector(15downto:instd_logic_vector(1downtoout_put :outstd_logic_vector(15downtoendsignalreg00,reg01,reg02: downto ,sel02signalAr

7、eg00:d_input et,data, clk , (,et,data, clk , (,port reset, -該語(yǔ)句將底層decoder2_to_4map( -24mux4_to_1portinput0 end 驗(yàn)步（1）（2）設(shè)計(jì)程序語(yǔ)言，得到可執(zhí)行代碼（3）工程，得到確的現(xiàn)象end 驗(yàn)步（1）（2）設(shè)計(jì)程序語(yǔ)言，得到可執(zhí)行代碼（3）工程，得到確的現(xiàn)象（4）總結(jié)實(shí)驗(yàn)中遇到以及實(shí)驗(yàn)方法，使自己的能力得到升象分當(dāng)使能信號(hào)有效，復(fù)位信號(hào)1，讀寄存器和寫寄存器一致讀出信號(hào)為寫入信號(hào)?？梢缘玫秸_的波形。如下小通過(guò)本次實(shí)驗(yàn)，我掌握了寄存器的用法，懂得了如及一個(gè)信息。同時(shí)也了解了寄存器組的控制

8、結(jié)構(gòu)，掌握了層次結(jié)構(gòu)的設(shè)計(jì)方法，得到了很大。目理解和掌握多個(gè)模塊之間執(zhí)行的并行時(shí)要（1）在 中目理解和掌握多個(gè)模塊之間執(zhí)行的并行時(shí)要（1）在 中，同一個(gè)構(gòu)造體中可以有多個(gè)子模塊，它可通過(guò)S語(yǔ)句來(lái)產(chǎn)當(dāng)多個(gè)敏感信號(hào)中任何一個(gè)發(fā)生變啟動(dòng)該進(jìn)程，依次將它的語(yǔ)句執(zhí)行一遍，然后返回到 語(yǔ)的開(kāi)始，等待下一次敏感信號(hào)的變化（2）模塊通過(guò)敏感信號(hào)來(lái)啟動(dòng)，模塊之間通過(guò)信號(hào)來(lái)聯(lián)系。（3）利用進(jìn)程語(yǔ)句來(lái)設(shè)計(jì)多模塊結(jié)構(gòu)，觀察模塊之間的通信、。原不同的模塊可以通過(guò)級(jí)聯(lián)得到一個(gè)總模塊。計(jì)思路同時(shí)輸入三個(gè)信號(hào)，put1、put2、put3，put1 和 put2 通過(guò)與門后非門連接直接與非門連接，然后讓輸出結(jié)果輸入或門終結(jié)果

9、源程序代碼library ieee;entity anddoor is port(put1:instd_logic; put2 : in std_logic; quit0:outstd_logicend architecturebehavofanddooris quit0=put1andput2; end behav;library ieee;entity notdoor is port(put3:instd_logic; quit1:outentity notdoor is port(put3:instd_logic; quit1:outend component notdoor port(

10、put3:instd_logic; quit1 : out std_logic);end component ordoor quit2 : out std_logic);end architecturebehaveofnotdooris quit1 putall(0), put2= quit0=-put5=-qiut2=nott:notdoorportmap put3 = putall(2), quit1=architecturebehaveofordooris quit2quitall(0), quit1=orr:ordoorportmap put4=quitall(2), put5=quitall(1), quit2 = quitend architecturestructofanodoorcomponent anddoor quit0 :out std_logic);end 步畫(huà)出電路圖，設(shè)計(jì)好設(shè)計(jì)程序語(yǔ)言，得到上機(jī)調(diào)試，直至畫(huà)出電路圖，設(shè)計(jì)好設(shè)計(jì)程序語(yǔ)言，得到上機(jī)調(diào)試，直至得到正確的仿真波形以工程，得的現(xiàn)總結(jié)實(shí)驗(yàn)中遇到以及實(shí)使自己的能力。六實(shí)驗(yàn)現(xiàn)象當(dāng) put1、put2 中至少有一個(gè)為