Virtex一5LXl10的ASlC原型開發(fā)平臺設計

1、【Word版本下載可任意編輯】 Virtex一5LXl10的ASlC原型開發(fā)平臺設計 (5)IO接口模塊 系統(tǒng)為各種不同的IO類型提供了相應的接口，支持LVCMOS33、LVCMOS25、LVDS_25類型的IO。 (6)電源管理模塊 FPGA所需電源主要有3個：內核電壓(VCCINT)、IO電壓(VCCO)、輔助電路電壓(VCCAUX)。其他如AD電壓、FPGA配置芯片電源(內核電壓和IO電壓)、板級所需的時鐘電路供電及指示燈供電電壓，總共需提供8個電源。系統(tǒng)功能框圖如圖1所示。 1.2 原理圖符號生成 FPGA的可定制特性需要按特定應用開展原理圖符號生成。首先，從特殊用途引腳的指定開始，例

2、如電源、地引腳、參考電壓引腳以及配置引腳等。只有對這些引腳的正確指定才能保證PCB布板及走線的正確連接。下一步是將邏輯I0和封裝形式連接起來，可以利用FPGA的設計開發(fā)環(huán)境來指定，然后導入到PCB布板環(huán)境中。在FPGA的設計開發(fā)環(huán)境中，用戶可以利用圖形界面對引腳開展指定，然后在實現(xiàn)過程中，F(xiàn)PGA布局布線工具能自動地對引腳開展指定。在FPGA的設計開發(fā)環(huán)境中，能夠開展DRC檢驗以保證引腳的合法性。 接下來為FPGA創(chuàng)立構造化的原理圖符號。由于FPGA本身I0的復雜性和可配置性，將整個FPGA分割為多個子模塊能夠有效地減輕設計的復雜度，也便于管理和檢查。圖2顯示了利用Mentor Dxdesig

3、ner原理圖符號生成向導生成模塊化原理圖符號的設計過程。原理圖符號生成之后就可以在原理圖設計環(huán)境開展原理圖的設計，指定各個模塊的連接關系。 1.3 PCB疊層定義 對。PCB疊層、材料和尺寸的設計需要考慮以下因素： 走線層的數量需要考慮到封裝特性、設計所用的I()數目以及間距； 芯片互聯(lián)線的數據傳輸速率，信號的上升、下降時間對PCB材料、尺寸以及走線方式和制板工藝的限制； 元件所需的不同供電和參考電壓，對電源層的規(guī)劃和設計； 成本問題(利用盲孔、盲埋孔、微通孔等工藝能有效地減少疊層數目，以到達降低成本的目的)。 該設計中，與FPGA互聯(lián)的信號線約為130條，包括配置電路信號線、時鐘信號線及其他

4、IO信號。選用上下兩個走線層?？紤]到多個電源供電，設置2個電源平面、2個地平面。整個PCB采用6層板構造設計，信號層目標阻抗50 Q。 利用HyperLnyx疊層設計如圖3所示。 1.4 散熱管理 FPGA支持的速率越高，本身的資源密度越大，因此要關注應用中的散熱管理問題。對FPGA的功率消耗開展估計，以決定是否需要散熱系統(tǒng)。 XPower Estimater是一款基于Excel的軟件，通過對設計資源的利用，包括邏輯資源、DCM、PLL、I0類型、觸發(fā)率(toggling rate)，以及其他與FPGA設計密切相關的信息，對FPGA的功耗開展估算。圖4為利用XPE開展設計功耗估算的截圖。 1.

5、5 信號完整性分析 在時域和頻域對設計的連接拓撲構造(PCB疊層、驅動端、接收端、連接器、通孔等等)開展信號完整性分析，目的是要*估和減小信號從驅動端到接收端的反射、串擾以及EMIEMC等問題。通過仿真分析得到的約束形式能有效指導PCB布局布線工具開展layout設計。開展信號完整性分析，首先要確定與FPGA相接的外圍器件的IO特性及其約束，進而對FPGA采用何種I0類型以及端接匹配機制有一個大致的了解，然后是通過仿真對采用的IO類型及端接電路的各個參數開展定義及優(yōu)化。 (1)前仿真 S1分析一般主要從高速信號、對時序要求較高的信號、走線長的信號、負載多的信號開始，因為這些信號線通常容易引起S

6、I問題。確定關鍵信號在仿真環(huán)境*立起相應的拓撲模型。 通過仿真能定義出長連接走線以及其他滿足噪聲裕量(匹配電路、端接方式等)的網絡屬性。確定FPGA驅動緩沖特性，例如IO標準、驅動能力以及回轉率，使信號完整性問題、EMIEMC問題化，同樣也對接收端I0屬性開展定義。開展串擾仿真以保證相鄰走線不會引起串擾問題。定義端節(jié)匹配方式。 圖5、6是對時鐘網絡匹配前和匹配后開展的仿真圖形比照。 通過前期的大量仿真分析可以很好地保證設計的成功率。 (2)后仿真 在PCB Layout完成之后還需要對整個布好的PCB板開展仿真，后仿真更強調對串擾和EMI的分析，如圖7所示。只要任何一個網絡不滿足設計需求，就需

7、要對該網絡開展修改，設計新的走線路徑，直至滿足設計需求。 1.6 電源分布系統(tǒng)(PDS)設計 PDS分析的目的，是要*估數字器件所需的瞬態(tài)電流，以提供一條良好的供電路徑。電流路徑中的寄生電感是導致供電網絡設計失敗的根源(例如地彈噪聲)。一種可能的情況是，IC信號應當發(fā)生翻轉時卻沒有翻轉；另一種更常見的情況是引起系統(tǒng)抖動(Jitter)變大，從而導致時序錯誤。在兩種情況中，都將造成系統(tǒng)工作不正?；蛘叱鲈O計規(guī)范定義的范圍。 首先檢驗FPGA的靜態(tài)和瞬態(tài)電流需求，瞬態(tài)電流由設計的時鐘域、DCM利用率、開關邏輯數目以及同時翻轉輸出(SimuItaneous Switch Output，SSO)等因素

8、決定，靜態(tài)和瞬態(tài)電流的大小可以利用XPE或XPower來取得。設計滿足需求的電源去耦網絡，并通過仿真確定所需電容值及其數量，同樣，電容在板上的擺放位置對PDS的影響也很重要。圖8說明了調整前后電源層阻抗的仿真結果。通過對電源去耦網絡的悉心設計，可以有效降低FPGA工作頻率范圍內的電源阻抗。阻抗越低，意味著系統(tǒng)對瞬態(tài)電流的需求越能及時做出反應，因此也越能減小電源的供電噪聲。 圖8是對電源VCCO對地的頻率一阻抗曲線的仿真圖。通過對電源去耦網絡的設計，可以保證在400 MHz的范圍內，電源阻抗值是小于目標阻抗的。 1.7 可測試性設計 隨著布線密度的增加，很難對PCB的每個信號都開展物理連接檢測，特別是對于BGA封裝的芯片。另外，對高速信號添加測試點還會導致信號路徑阻抗不連續(xù)，引起反射，從而使信號完整性降低。為解決這一矛盾，在設計中首先對FPGA和與其相連的外圍電路的每個信號連接生成了一個測試設計，利用FPGA的邏輯資源對FPGA獲取到的輸入信號與期望的信號值開展比較，對所得的結果通過JTAG端口或者其他外圍顯示電路(如LED)顯示輸出。 2 結 論 本文對驗證平臺硬件設計中的FPGA相關分析開展了詳盡描述。目的是