串行外圍接口SPI功能模塊的設(shè)計(jì)

1、【W(wǎng)ord版本下載可任意編輯】 串行外圍接口SPI功能模塊的設(shè)計(jì) 摘 要：串行外設(shè)接口SPI是現(xiàn)在很流行的一種同步串行接口，可用于與其他外設(shè)或者單片機(jī)開展通信。根據(jù)SPI總線性能特點(diǎn)，給出了SPI總線的數(shù)據(jù)傳輸規(guī)范，設(shè)計(jì)了一種SPI的IP功能模塊，并成功應(yīng)用到監(jiān)控系統(tǒng)SOC芯片中。 1 引 言 SPI(Serial Peripheral Interface)串行外圍接口是一種3線同步串行全雙工通信接口，它具有電路簡(jiǎn)單，速度陜，通信可靠等優(yōu)點(diǎn)，近年來(lái)大量的新型器件如LCD模塊、FLASH、EEPROM存儲(chǔ)器、數(shù)據(jù)輸入輸出設(shè)備都采用了SPI接口，新型的單片機(jī)一般都已將SPI接口控制器集成在單片機(jī)內(nèi)

2、部，這樣能夠大大降低軟件的工作量。 由于SPI系統(tǒng)總線一共只需34位數(shù)據(jù)線和控制線即可實(shí)現(xiàn)與具有SPI總線接口功能的各種IO器件開展接口，而擴(kuò)展并行總線則需要8根數(shù)據(jù)線、816位地址線、23位控制線，因此，采用SPI總線接口可以簡(jiǎn)化電路設(shè)計(jì)，節(jié)省很多常規(guī)電路中的接口器件和I0口線，提高設(shè)計(jì)的可靠性，使用SPI總線可以增加應(yīng)用系統(tǒng)接口器件的種類，提高應(yīng)用系統(tǒng)的性能。 2 SPI模塊的接口信號(hào)、時(shí)序要求及工作模式 2.1 內(nèi)部總線接口 在本設(shè)計(jì)中，內(nèi)部總線接口采用的是AMBA總線3.0協(xié)議，具有較好的可移植性和可復(fù)用性。SPI是APB總線上的Slave模塊。APB總線的時(shí)序完全遵照(ABMA Sp

3、ecification)(Rev 3.0)。因此此SPI模塊支持3種DMA操作，除了標(biāo)準(zhǔn)信號(hào)線外，還有3根與DMA模塊連接的中斷請(qǐng)求信號(hào)線。 2.2 SPI總線接口及時(shí)序 SPI串行接口使用4條線可與多種標(biāo)準(zhǔn)外圍器件直接接口：串行時(shí)鐘線SCLK，主機(jī)輸入從機(jī)輸出數(shù)據(jù)線MISO，主機(jī)輸出從機(jī)輸人數(shù)據(jù)線MOSI和低電平有效的從機(jī)選擇線SSN。SCLK是主機(jī)時(shí)鐘線，為MISO數(shù)據(jù)的發(fā)送和接收提供同步時(shí)鐘信號(hào)。 在正常工作的時(shí)候，主機(jī)的4個(gè)引腳應(yīng)和從機(jī)對(duì)應(yīng)的4個(gè)引腳分別相連。 SPI模塊為了和外設(shè)開展數(shù)據(jù)交換，根據(jù)外設(shè)的工作要求，其輸出串行同步時(shí)鐘的極性和相位可以開展配置，時(shí)鐘的極性(CPOL)對(duì)傳輸

4、的協(xié)議沒有重大影響。如果CPOL=0，串行同步時(shí)鐘的空閑狀態(tài)為低電平；相反，如果CPOL=l，串行同步時(shí)鐘的空閑狀態(tài)為高電平。時(shí)鐘相位(CPHA)能夠配置用于選擇兩種不同的傳輸協(xié)議之一開展數(shù)據(jù)傳輸。 如果CPHA=0，在串行同步時(shí)鐘的個(gè)跳變沿(上升或下降)數(shù)據(jù)被采樣；如果CPHA=1，在串行同步時(shí)鐘的第二個(gè)跳變沿(上升或下降)數(shù)據(jù)被采樣。SPI主模塊和與之通信的外設(shè)時(shí)鐘相位和極性應(yīng)該一致。SPI接口時(shí)序如圖1、圖2所示。 圖1 CPOL=0 CPHA =0 圖2 CPOL=0 CPHA=1 2.3 工作模式 SPI有兩種工作模式，可以通過外部引腳跳線的方式來(lái)切換。 主模式：發(fā)送和接收可以同時(shí)工

5、作在主模式下。 主模式的顯著特征是不管是發(fā)送還是接收始終有SCLK信號(hào)，發(fā)送操作是由向發(fā)送FIFO中寫數(shù)據(jù)而觸發(fā)的。在主模式下，時(shí)鐘信號(hào)的1次作用對(duì)應(yīng)一位數(shù)據(jù)的發(fā)送(MOSI)和另一位數(shù)據(jù)的接收(MISO)。 如圖3所示，在主片中數(shù)據(jù)從移位存放器中自右向左發(fā)出送到從片(MOSI)，同時(shí)從片中的數(shù)據(jù)自左向右發(fā)到主片(MISO)，經(jīng)過8位時(shí)鐘周期完成1個(gè)字節(jié)的發(fā)送。輸入字節(jié)保存在移位存放器中，此時(shí)SPI INT FLAG位自動(dòng)置位(如果有中斷設(shè)置，則產(chǎn)生中斷)，移位存放器的數(shù)據(jù)將被鎖存到接收FIFO中，此后對(duì)接收FIFO的讀操作將把數(shù)據(jù)讀出。 從模式：發(fā)送和接收同時(shí)工作在從模式下。從模式的顯著特征

6、是：不管是發(fā)送還是接收始終必須在SCLK信號(hào)作用下開展，并且SSN信號(hào)必須有效。 當(dāng)SSN信號(hào)無(wú)效時(shí)，數(shù)據(jù)的發(fā)送無(wú)法開展并且輸入的數(shù)據(jù)視為無(wú)效。數(shù)據(jù)的發(fā)送和接收過程見圖3所示，與主模式下基本相似，只是移位存放器的數(shù)據(jù)移出和輸入方向與之相反。 圖3 主片和從片發(fā)送和接收操作 3 SPI模塊功能設(shè)計(jì) 3.1 模塊劃分 根據(jù)功能定義及SPI的工作原理，將整個(gè)SPI IP劃分為8個(gè)子模塊：APB接口模塊、時(shí)鐘分頻模塊、發(fā)送數(shù)據(jù)FIFO模塊、接收數(shù)據(jù)FIFO模塊、存放器控制模塊、命令解析模塊、中斷處理模塊及發(fā)送接收數(shù)據(jù)模塊。整個(gè)SPI模塊劃分構(gòu)造圖如圖4所示。 圖4 數(shù)據(jù)傳輸構(gòu)造 在這些模塊中，TxFI

7、FO和RxFIFO用來(lái)做接收發(fā)送數(shù)據(jù)的FIFO。DMAINT是中斷控制模塊，通知MCU或者DMA發(fā)送或者接收數(shù)據(jù)的FIFO。CMD ANALYSIS模塊用來(lái)解析在從模式下Host發(fā)過來(lái)的命令。CTRl/Register用來(lái)放置存放器，供MCU讀寫配置SPI的各種參數(shù)。Shifter用來(lái)做串并轉(zhuǎn)換，收發(fā)送數(shù)據(jù)。Clock模塊用來(lái)產(chǎn)生主模式下時(shí)鐘。 3.2 設(shè)計(jì)方案 通過深入分析SPI的四種傳輸協(xié)議可以發(fā)現(xiàn)，根據(jù)一種協(xié)議，只要對(duì)串行同步時(shí)鐘開展轉(zhuǎn)換，就能得到其余的三種協(xié)議。為了簡(jiǎn)化設(shè)計(jì)，規(guī)定如果要連續(xù)傳輸多個(gè)數(shù)據(jù)，在兩個(gè)數(shù)據(jù)傳輸之問插入一個(gè)串行時(shí)鐘的空閑等待，這樣狀態(tài)機(jī)只需兩種狀態(tài)(空閑和工作)就

8、能正確工作。相比其它設(shè)計(jì)，在基本不降低性能的前提下，思路比較精煉、清晰，能夠大大縮短寫代碼的時(shí)間，降低出錯(cuò)率。 此SPI模塊有兩種工作方式：查詢方式和DMA方式。查詢方式通過處理器核監(jiān)視SPI的狀態(tài)存放器來(lái)獲取其所處的狀態(tài)，從而決定下一步動(dòng)作。 DMA方式由DMA模塊控制數(shù)據(jù)在內(nèi)存和SPI間的交換，而不需要處理器核的參與，有效提高了總線利用率。 外部MCU可以通過和內(nèi)部MCU通訊的方式，把從模式的SPI配置成可以解析命令的模式，這樣外部主模式的SPI可以在SSN低電平的時(shí)候連續(xù)傳輸多位數(shù)據(jù)，在下降沿的個(gè)數(shù)據(jù)被認(rèn)為是命令。從模式的SPI可以解析這些命令然后做相應(yīng)的操作。這些操作主要包括，去除接收

9、FIFO或者發(fā)送FIFO中的數(shù)據(jù)，選擇MCU或者DMA來(lái)作為數(shù)據(jù)交互的對(duì)象等，可以大大節(jié)省和MCU交互所需要的帶寬。 作為主要組成部分的存放器控制模塊和SPI模塊采用同步電路設(shè)計(jì)，它們之間的通訊采用異步電路設(shè)計(jì)。這些主要是考慮到SPI的帶寬通過MCU的控制是可調(diào)的。SPI部分的時(shí)鐘頻率可調(diào)，可實(shí)現(xiàn)多種帶寬，增加了本設(shè)計(jì)SPI的靈活性。 3.3 電路實(shí)現(xiàn) 為了保證RTL代碼的正確性，對(duì)IP的功能開展全面的仿真驗(yàn)證。仿真包括RTL級(jí)和門級(jí)仿真驗(yàn)證。RTL級(jí)仿真是將代碼文件調(diào)入硬件描述語(yǔ)言的仿真軟件開展功能仿真，門級(jí)仿真包括布局布線前和布局布線后仿真。布局布線后仿真，獲得的時(shí)延參數(shù)。將RTL級(jí)代碼轉(zhuǎn)

10、換成門級(jí)網(wǎng)表，0.13um工藝標(biāo)準(zhǔn)單元庫(kù)。 在傳統(tǒng)的設(shè)計(jì)流程中開展功能驗(yàn)證，首先需要通過寫測(cè)試矢量的方式給需要開展功能測(cè)試的模塊加激勵(lì)，然后通過觀察模塊的輸出結(jié)果，判斷模塊的功能是否正確。但是在寫測(cè)試矢量時(shí)，測(cè)試工程師是在自己對(duì)模塊功能理解的根底上開展的。這樣就存在一個(gè)問題，測(cè)試矢量對(duì)模塊的激勵(lì)有可能是不完備的，還有可能是錯(cuò)誤的，但測(cè)試矢量的激勵(lì)并沒有使錯(cuò)誤表達(dá)出來(lái)；也有可能模塊的功能是正確的，誤報(bào)錯(cuò)誤使驗(yàn)證過程變得非常低效。為防止以上問題，對(duì)本設(shè)計(jì)模塊的功能驗(yàn)證中，采用系統(tǒng)級(jí)驗(yàn)證環(huán)境。該環(huán)境由IP總線、驅(qū)動(dòng)器、監(jiān)視器、外部模塊和協(xié)調(diào)它們工作的腳本組成。組成系統(tǒng)的各模塊可以按需要加人環(huán)境。每次

11、驗(yàn)證過程就是相應(yīng)的激勵(lì)作用于環(huán)境的過程。驗(yàn)證結(jié)果由環(huán)境產(chǎn)生、檢驗(yàn)和輸出。以保證測(cè)試矢量的完備性和正確性。 該驗(yàn)證環(huán)境在LINUX操作系統(tǒng)下，仿真器采用Cadence公司的Ncverilog，支持CC+、Verilog和VHDL協(xié)同仿真，可以直接把SPI模塊掛在驗(yàn)證環(huán)境中，通過Verilog的$readmemh任務(wù)讀入軟件激勵(lì)開展驗(yàn)證。 在系統(tǒng)時(shí)鐘為36MHz的情況下，圖5(a)給出了CPOL=0，CPHA=1時(shí)，發(fā)送6位數(shù)據(jù)的仿真結(jié)果。圖5(b)給出了在CPOL=0，CPHA=0的情況下，接收6位數(shù)據(jù)的仿真結(jié)果。 圖5 仿真結(jié)果 這兩個(gè)仿真結(jié)果說明本設(shè)計(jì)完全支持4種SPI傳輸協(xié)議，而且能夠以的速率無(wú)縫傳輸數(shù)據(jù)。 4 結(jié)束語(yǔ) 本