FPGA的三種EDA工具解析

1、多種EDA工具的FPGA協(xié)同設(shè)計前言 HYPERLINK o FPGA o FPGA FFPGAA在電子子市場上上占有舉舉足輕重重的地位位?，F(xiàn)在在的問題題是：現(xiàn)現(xiàn)在市場場在FPPGA開開發(fā)方面面的EDDA HYPERLINK o 工具 o 工具 工具具令人眼眼花繚亂亂，各自自側(cè)重點點不同，性性能也不不一樣，我我們應(yīng)該該如何選選擇？為為了加速速FPGGA的開開發(fā)，選選擇并協(xié)協(xié)調(diào)好各各種EDDA工具具顯得非非常重要要，本文文將探討討上述問問題并給給出一種種解決方方案。本本文以AAlteera公公司的FFPGAA為目標(biāo)標(biāo)器件，通通過開發(fā)發(fā)實例介介紹FPPGA開開發(fā)的完完整的流流程及開開發(fā)過程程中使用

2、用到的開開發(fā)工具具，包括括QuaartuusIII、FPGGA CComppileerIII、Moddelssim，并并重點解解說如何何使用這這三個工工具進(jìn)行行協(xié)同 HYPERLINK o 設(shè)計 o 設(shè)計 設(shè)設(shè)計。 二二、FPPGA的的開發(fā)流流程及實實例 FFPGAA的開發(fā)發(fā)分為設(shè)設(shè)計輸入入、功能能 HYPERLINK o 仿真 o 仿真 仿真、設(shè)設(shè)計綜合合、前仿仿真、布布局布線線、時序序仿真、時時序分析析和編程程下載幾幾個步驟驟。設(shè)計計流程如如圖1所示。 我我們的開開發(fā)實例例是“帶順序序選擇和和奇偶檢檢驗的串串并數(shù)據(jù)據(jù)轉(zhuǎn)換接接口”。接口口電路可可以實現(xiàn)現(xiàn)數(shù)據(jù)的的串并轉(zhuǎn)轉(zhuǎn)換，并并根據(jù)控控制信號

3、號確定輸輸出的并并行數(shù)據(jù)據(jù)的順序序，以及及輸出奇奇偶檢驗驗位。開開發(fā)實例例是用來來說明FFPGAA的開發(fā)發(fā)流程和和各種EEDA工工具的協(xié)協(xié)同設(shè)計計，因此此這里的的描述重重點并在在設(shè)計本本身。開開發(fā)實例例使用的的目標(biāo)器器件是AAlteera公公司FLLEX110KEE系列的的EPFF10KK30EETC1114-1；開開發(fā)軟件件有QuuarttusIII2.0、FPGGA CComppileerIII 3.6和Moddelssim55.6SSE。 QQuarrtuss III是Altteraa公司的的第四代代可編程程邏輯器器件集成成開發(fā)環(huán)環(huán)境，提提供從設(shè)設(shè)計輸入入到器件件編程的的全部功功能。 Q

4、uaartuus III可以以產(chǎn)生并并識別EEDIFF網(wǎng)表 HYPERLINK o 文件 o 文件 文件件、VHDDL網(wǎng)表表文件和和Verriloog HHDL網(wǎng)網(wǎng)表文件件，為其其它EDDA工具具提供了了方便的的接口；可以在在Quaartuus III集成成環(huán)境中中自動運運行其它它EDAA工具。 Menntorr Grraphhicss公司的的Moddelssim是是業(yè)界較較好的仿仿真工具具，其仿仿真功能能強大，且且圖形化化界面友友好，而而且具有有結(jié)構(gòu)、信信號、波波形、進(jìn)進(jìn)程、數(shù)數(shù)據(jù)流等等窗口。FPGA Compiler II是一個完善的FPGA邏輯分析、綜合和優(yōu)化工具，它從HDL形式未優(yōu)化的

5、網(wǎng)表中產(chǎn)生優(yōu)化的網(wǎng)表文件，包括分析、綜合和優(yōu)化三個步驟。 如果設(shè)計的硬件系統(tǒng)不是很大，對綜合和仿真的要求不是很高，我們完全可以在Quartus II中完成設(shè)計。實際上，這個開發(fā)實例完全可以在Quartus II這個集成的開發(fā)環(huán)境中完成。下面，我先介紹一下如何在Quartus II中完成設(shè)計，然后再介紹如何利用Quartus II提供的第三方EDA工具的接口與其它EDA工具（包括綜合工具FPGA Compiler II和仿真工具M(jìn)odelSim5.6SE）完成協(xié)同設(shè)計。 11. 基基于Quuarttus II的的FPGGA的開開發(fā) 利利用Quuarttus II軟軟件的開開發(fā)流程程可概括括為以下

6、下幾步：設(shè)計輸輸入、設(shè)設(shè)計編譯譯、設(shè)計計時序分分析、設(shè)設(shè)計仿真真和器件件編程。 （1）設(shè)計計輸入 QQuarrtuss III軟件在在Fille菜單單中提供供“Neew PProjjectt Wiizarrd.”向向?qū)?，引引?dǎo)設(shè)計計者完成成項目的的創(chuàng)建。當(dāng)當(dāng)設(shè)計者者需要向向項目中中添加新新的VHHDL文文件時，可可以通過過“Neew”選選項選擇擇添加。在在這里我我們創(chuàng)建建項目“ss_too_p”，編寫“s_to_p.vhd文件”，并將文件添加到項目中。 （2）設(shè)計計編譯 QQuarrtuss III編譯器器完成的的功能有有：檢查查設(shè)計錯錯誤、對對邏輯進(jìn)進(jìn)行綜合合、提取取定時信信息、在在指定的的

7、Altteraa系列器器件中進(jìn)進(jìn)行適配配分割，產(chǎn)產(chǎn)生的輸輸出文件件將用于于設(shè)計仿仿真、定定時分析析及器件件編程。 首先確確定軟件件處于CComppilee Moode，可可以通過過Proocesssinng菜單單進(jìn)行選選擇。 在Proocesssinng菜單單中選擇擇Commpiller Setttinngs項。在在這里可可以進(jìn)行行器件選選擇、模模式設(shè)定定、綜合合和適配配選項設(shè)設(shè)定及設(shè)設(shè)計驗證證等。我我們選擇擇FLEEX100KE系系列型號號為EPPF100K300ETCC1144-1的的器件，并并選擇在在編譯后后進(jìn)行時時序分析析。 單擊Prroceessiing菜菜單下的的“Sttartt

8、Coompiilattionn”項，開開始編譯譯過程。 查看編編譯結(jié)果果。編譯譯結(jié)果以以樹狀結(jié)結(jié)構(gòu)組織織在Coompiilattionn Reeporrt中，包包含項目目的設(shè)置置信息，以以及編譯譯設(shè)置、編編譯效果果等信息息，同時時也包含含了靜態(tài)態(tài)時序信信息。 （3）設(shè)計計定時分分析 單單擊Prrojeect菜菜單下的的“Tiiminng SSetttinggs.”選選項，可可以方便便地完成成時間參參數(shù)的設(shè)設(shè)定。QQuarrtuss III軟件的的時序分分析功能能在編譯譯過程結(jié)結(jié)束之后后自動運運行，并并在編譯譯報告的的Timmingg Annalyysess文件夾夾中顯示示。其中中我們可可以得到

9、到最高頻頻率fmmax、輸輸入寄存存器的建建立時間間tsuu、輸出出寄存器器時鐘到到輸出的的延遲ttco和和輸入保保持時間間th等時時間參數(shù)數(shù)的詳細(xì)細(xì)報告，從從中可以以清楚地地判定是是否達(dá)到到系統(tǒng)的的時序要要求。本本設(shè)計實實例電路路的fmmax可可達(dá)到1192.31MMHz。 （4） HYPERLINK o 設(shè)計 o 設(shè)計 設(shè)計計 HYPERLINK o 仿真 o 仿真 仿真 QQuarrtuss III軟件允允許設(shè)計計者使用用基于文文本的向向量 HYPERLINK o 文件 o 文件 文件件（.veec）作作為仿真真器的激激勵，也也可以在在Quaartuus III軟件件的波形形編輯器器中產(chǎn)

10、生生向量波波形文件件（.vwff）作為為仿真器器的激勵勵。通過過Quaartuus III的波波形編輯輯器，我我們編輯輯波形文文件“ss_too_p.vwff”用于于仿真。接接著，在在Proocesssinng菜單單下選擇擇“Siimullatee Moode”選項進(jìn)入仿真模式，選擇“Simulator Settings.”對話框進(jìn)行仿真設(shè)置。在這里可以選擇激勵文件、仿真模式（功能仿真或時序仿真）等，我們選擇時序仿真，單擊“Run Simulator”即開始仿真過程。完成仿真后，我們可以通過時序仿真得到的波形判斷系統(tǒng)設(shè)計是否達(dá)到要求。 （5）器件件編程 設(shè)計者者可以將將配置數(shù)數(shù)據(jù)通過過Mass

11、terrBlaasteer或BytteBllastterMMV通信信電纜下下載到器器件當(dāng)中中，通過過被動串串行（PPasssivee Seeriaal）配配置模式式或JTTAG模模式對器器件進(jìn)行行配置編編程，還還可以在在JTAAG模式式下給多多個器件件進(jìn)行編編程。利利用Quuarttus II軟軟件給器器件編程程或配置置時，首首先需要要打開編編程器（在在Neww菜單選選項中選選擇打開開Chaain Desscriiptiion Fille），在在編程器器中可以以進(jìn)行編編程模式式設(shè)置（Mode下拉框）、硬件配置（Programming Hardware對話框）及編程文件選擇（Add File.按

12、鈕），將以上配置存盤產(chǎn)生.cdf文件，其中存儲了器件的名稱、器件的設(shè)計及硬件設(shè)置等編程信息。當(dāng)以上過程正確無誤后，單擊Start按鈕即可開始對器件進(jìn)行編程配置。這里我們需要根據(jù)外圍硬件電路設(shè)計的情況進(jìn)行選擇。 22.多種種EDAA HYPERLINK o 工具 o 工具 工具協(xié)同同設(shè)計 在在 HYPERLINK x o FPGA FPGGA設(shè)計計的各個個環(huán)節(jié)都都有不同同公司提提供不同同的EDDA工具具。每個個EDAA工具都都有自己己的特點點。一般般情況，由由FPGGA廠商商提供的的集成開開發(fā)環(huán)境境，如QQuarrtuss III，在設(shè)設(shè)計綜合合和設(shè)計計仿真環(huán)環(huán)節(jié)都不不是非常常優(yōu)秀，因因此一般般

13、都會提提供第三三方EDDA工具具的接口口，讓用用戶更方方便地利利用其它它EDAA工具。在在這方面面，作為為EDAA集成開開發(fā)環(huán)境境的Quuarttus II做做得很好好，不僅僅可以產(chǎn)產(chǎn)生并識識別EDDIF網(wǎng)網(wǎng)表文件件、VHHDL網(wǎng)網(wǎng)表文件件和Veerillog HDLL網(wǎng)表文文件，為為其它EEDA工工具提供供了方便便的接口口，而且且可以在在Quaartuus III集成成環(huán)境中中自動運運行其它它EDAA工具。 在FPGGA的開開發(fā)中，如如果選用用Altteraa公司器器件的話話，Quuarttus II+FPGGA CComppileer III+MModeelsiim的工工具組合合是非常常理

14、想的的選擇。如如圖2所示，使使用這三三個EDDA工具具對實例例進(jìn)行協(xié)協(xié)同設(shè)計計的流程程。下面面，我們們將詳細(xì)細(xì)介紹這這三個工工具的協(xié)協(xié)同設(shè)計計。 （1）設(shè)計計輸入和和綜合 在在FPGGA CComppileer III中編編輯“ss_too_p.vhdd”設(shè)計計文件，并并進(jìn)行邏邏輯分析析、綜合合和優(yōu)化化。使用用FPGGA CComppileer III綜合合時，我我們能夠夠設(shè)置綜綜合的各各種約束束條件及及優(yōu)化重重點，并并選擇不不同廠家家的器件件。在設(shè)設(shè)計中，我我們使用用Fille菜單單中的“DDesiign Wizzardd”，創(chuàng)創(chuàng)建項目目，添加加“s_to_p.vvhd”設(shè)計文件，并選擇Al

15、tera公司FLEX10KE系列型號為EPF10K30ETC114-1的器件為目標(biāo)器件，在設(shè)置完成后，軟件將自動開始綜合和優(yōu)化。綜合、優(yōu)化后，我們可以查看結(jié)果和綜合所得到的原理圖，看看是否能滿足要求。接著，在Synthesis菜單中選擇“Export Netlist.”打開導(dǎo)出網(wǎng)表的對話框。在這里，可以設(shè)置和導(dǎo)出用于布局布線和前仿真的網(wǎng)表。在項目對應(yīng)的文件夾中，“s_to_p.edf”是用于Quartus II布局布線的，而“s_to_p.vhd”（注意：這個文件和源文件具有相同的名字）則用于Modelsim前仿真的。 （2）功能能仿真和和前仿真真 使使用Moodellsimm來進(jìn)行行功能仿仿

16、真和前前仿真。在在Moddelssim進(jìn)進(jìn)行功能能仿真和和前仿真真的操作作一摸一一樣，只只是輸入入的源程程序不同同罷了。首首先，我我們要創(chuàng)創(chuàng)建項目目，選擇擇對應(yīng)的的工作庫庫，并將將源文件件加入到到項目中中。接著著選擇CComppilee菜單中中的“CComppilee.”對源源文件進(jìn)進(jìn)行編譯譯，并編編寫測試試臺（可可以是MMacrro文件件，也可可以是TTesttBennch）。最最后，選選擇Siimullatee菜單中中的“SSimuulatte.”，在在“Siimullatee”對話話框中選選擇仿真真需要實實體，采采用對應(yīng)應(yīng)的測試試臺進(jìn)行行仿真，驗驗證系統(tǒng)統(tǒng)的邏輯輯功能及及綜合后后的邏輯輯

17、功能的的正確性性。 （3）布局局布線和和時序分分析 如如果仿真真結(jié)果沒沒有問題題，接下下來的工工作就是是布局布布線。在在布局布布線之前前，先對對Quaartuus III的設(shè)設(shè)計環(huán)境境進(jìn)行設(shè)設(shè)置。在在Proojecct菜單單中選擇擇“EDDA TTooll Seettiing.”，打開EDA工具設(shè)置對話框。在這里，我們能選擇設(shè)計輸入和綜合工具，仿真工具，時序分析工具和版圖級工具?，F(xiàn)在，我們關(guān)心的是設(shè)計輸入和綜合工具還有仿真工具，分別在對應(yīng)的列表框中選擇FPGA Compiler II和Modelsim。注意仿真工具還要確定輸出語言。布局布線的輸入源文件是經(jīng)FPGA Compiler II綜合、

18、優(yōu)化的輸出文件。在這里，F(xiàn)PGA Compiler II 的輸出文件“s_to_p.edf”即是Quartus II布局布線的輸入文件。對這個 HYPERLINK o 文件 o 文件 文文件進(jìn)行行編譯和和時序分分析，就就可以得得到布局局布線后后的用于于時序 HYPERLINK o 仿真 o 仿真 仿仿真和編編程下載載的文件件。觀察察編譯結(jié)結(jié)果，發(fā)發(fā)現(xiàn)時序序分析中中fmaax為2044.088MHzz，就這這個指標(biāo)標(biāo)而言，采采用 HYPERLINK o FPGA o FPGA FPPGA Commpiller II綜綜合、優(yōu)優(yōu)化顯然然比采用用Quaartuus III綜合合的效果果要好。編編譯輸

19、出出的文件件中有幾幾個是下下面步驟驟要用到到的：一一個是時時序仿真真文件，軟軟件將這這些文件件都存于于項目文文件夾下下面的“SSimuulattionn”文件件夾中 ，包括描述述電路的的邏輯結(jié)結(jié)構(gòu)的網(wǎng)網(wǎng)表文件件“s_to_p.vvho”和對應(yīng)的延時標(biāo)準(zhǔn)格式文件“s_to_p_vhd.sdo”；另一個是編程下載文件，包括不同格式的“s_to_p.sof”和“s_to_p.pof”。 （4）時序序仿真 進(jìn)進(jìn)行時序序仿真前前，我們們要確定定已經(jīng)獲獲得針對對特定FFPGAA輸出網(wǎng)網(wǎng)表文件件，對應(yīng)應(yīng)延時標(biāo)標(biāo)準(zhǔn)格式式文件，以以及廠家家提供的的與特定定FPGGA對應(yīng)應(yīng)的庫文文件。其其中網(wǎng)表表文件和和標(biāo)準(zhǔn)延延

20、時格式式文件是是布局布布線時產(chǎn)產(chǎn)生的文文件，而而庫文件件則是由由廠商提提供，在在Quaartuus III軟件件的安裝裝目錄中中可以找找到。本本 HYPERLINK o 設(shè)計 o 設(shè)計 設(shè)計中，網(wǎng)網(wǎng)表文件件時“ss_too_p.vhoo”，延延時標(biāo)準(zhǔn)準(zhǔn)格式文文件是“ss_too_p_vhdd.sddo”，并并由于選選用Allterra公司司FLEEX100KE系系列的EEPF110K330ETTC1114-11為目標(biāo)標(biāo)器件，所所以庫文文件是“FFLEXX10KKE_AATOMMS.VVHD”和“FLEX10KE_COMPONENTS.VHD”。 確定輸入文件后，我們就能利用Modelsim進(jìn)行

21、時序仿真。 首首先，建建立項目目，將上上述文件件添加到到項目中中去，并并在“wworkk”庫中中新建 “fllex110kee” 庫庫。 接著，打打開“CComppilee”對話話框，先先在“fflexx10kke” 庫中編編譯文件件“fllex110kee _aatomms.vvhd”和“flex10ke _compomnets.vhd”，再在“work”庫中編譯文件“s_to_p.vho”（注意一定要弄清楚編譯次序）。編譯完成之后，我們就可以進(jìn)行仿真了。時序仿真與功能仿真和前仿真不同的是時序仿真需要加入延時標(biāo)準(zhǔn)格式文件。打開“Simulate”對話框，選擇要仿真的實體“s_to_p”,并在選擇SDF標(biāo)簽，加入延時標(biāo)準(zhǔn)格式文件是“s_to_p_vhd.sdo”。其它的操作和功能仿真和前仿真相同。從時序仿真的結(jié)果，我們可以進(jìn)行最接近硬件的一次設(shè)計驗證。 （5）編程