三維封裝技術(shù)創(chuàng)新發(fā)展

1、三維封裝技術(shù)創(chuàng)新發(fā)展（2020年版）先進(jìn)封測(cè)環(huán)節(jié)將扮演越來(lái)越重要的角色。如麗環(huán)環(huán)相扣的芯片技術(shù)鏈系統(tǒng)整合到一起，才是未來(lái)發(fā)展的重心。有了先進(jìn)封裝技術(shù)，與芯片設(shè)計(jì)和制造緊密配合，半導(dǎo)體世界將會(huì)開(kāi)創(chuàng)一片新天地。從半導(dǎo)體發(fā)展趨勢(shì)和微電子產(chǎn)品系統(tǒng)層面來(lái)看，先進(jìn)封測(cè)環(huán)節(jié)將扮演越來(lái)越重 要的角色。如何把環(huán)環(huán)相扣的芯片技術(shù)鏈系統(tǒng)整合到一起，才是未來(lái)發(fā)展的重 心。有了先進(jìn)封裝技術(shù)，與芯片設(shè)計(jì)和制造緊密配合，半導(dǎo)體世界將會(huì)開(kāi)創(chuàng)一 片新天地?，F(xiàn)在需要讓跑龍?zhí)兹甑姆庋b技術(shù)走到舞臺(tái)中央。日前，廈門(mén)大學(xué)特聘教授、云天半導(dǎo)體創(chuàng)始人于大全博士在直播節(jié)目中指出， 隨著摩爾定律發(fā)展趨緩，通過(guò)先進(jìn)封裝技術(shù)來(lái)滿足系統(tǒng)微型化、多

2、功能化成為 集成電路產(chǎn)業(yè)發(fā)展的新的引擎。在人工智能、自動(dòng)駕駛、5G網(wǎng)絡(luò)、物聯(lián)網(wǎng)等新 興產(chǎn)業(yè)的加持下，使得三維(3D)集成先進(jìn)封裝的需求越來(lái)越強(qiáng)烈，發(fā)展迅 猛。一、先進(jìn)封裝發(fā)展背景封裝技術(shù)伴隨集成電路發(fā)明應(yīng)運(yùn)而生，主要功能是完成電源分配、信號(hào)分配、 散熱和保護(hù)。伴隨著芯片技術(shù)的發(fā)展，封裝技術(shù)不斷革新。封裝互連密度不斷 提高，封裝厚度不斷減小，三維封裝、系統(tǒng)封裝手段不斷演進(jìn)。隨著集成電路 應(yīng)用多元化，智能手機(jī)、物聯(lián)網(wǎng)、汽車電子、高性能計(jì)算、5G、人工智能等新 興領(lǐng)域?qū)ο冗M(jìn)封裝提出更高要求，封裝技術(shù)發(fā)展迅速，創(chuàng)新技術(shù)不斷出現(xiàn)。于大全博士在分享中也指出，之前由于集成電路技術(shù)按照摩爾定律飛速發(fā)展， 封裝

3、技術(shù)跟隨發(fā)展。高性能芯片需要高性能封裝技術(shù)。進(jìn)入2010年后，中道 封裝技術(shù)出現(xiàn)，例如晶圓級(jí)封裝(WLP，Wafer Level Package)、硅通孔技 術(shù)(TSV，Through Silicon Via)、2.5D Interposer、3DIC、Fan-Out 等技 術(shù)的產(chǎn)業(yè)化，極大地提升了先進(jìn)封裝技術(shù)水平。當(dāng)前，隨著摩爾定律趨緩，封裝技術(shù)重要性凸顯，成為電子產(chǎn)品小型化、多功 能化、降低功耗，提高帶寬的重要手段。先進(jìn)封裝向著系統(tǒng)集成、高速、高 頻、三維方向發(fā)展。圖1展示了當(dāng)前主流的先進(jìn)封裝技術(shù)平臺(tái)，包括Flip-Chip、WLCSP、Fan-Out. Embedded IC、3D WL

4、CSP、3D IC、2.5D interposer 等 7 個(gè)重要技術(shù)。其中絕大部分和晶圓級(jí)封裝技術(shù)相關(guān)。支撐這些平臺(tái)技術(shù)的主要工藝包括 微凸點(diǎn)、再布線、植球、C2W、W2W、拆鍵合、TSV工藝等。先進(jìn)封裝技術(shù) 本身不斷創(chuàng)新發(fā)展，以應(yīng)對(duì)更加復(fù)雜的三維集成需求。當(dāng)前，高密度TSV技術(shù) /Fan-Out扇出技術(shù)由于其靈活、高密度、適于系統(tǒng)集成，而成為目前先進(jìn)封 裝的核心技術(shù)。封裝技術(shù)的發(fā)展得益于互連技術(shù)的演進(jìn)和加工精度的顯著提高。目前三種主要 用于集成電路(工)芯片封裝的互連技術(shù)分別為：引線鍵合技術(shù)(WireBond ,WB)、倒裝芯片技術(shù)(Flip Chip ,FC)和硅通孔技術(shù)(Through

5、 Silicon Via ,TSV)。由于現(xiàn)代微電子晶圓級(jí)加工能力的大幅度提升，晶圓級(jí) 封裝的布線能力億達(dá)到微米量級(jí)。從線寬互連能力上看，過(guò)去50年，封裝技 術(shù)從1000pm提高到卬m,甚至亞微米，提高了 1000倍。微凸點(diǎn)互連節(jié)距 也從幾百微米，發(fā)展到當(dāng)前3D IC的40微米節(jié)距，很快將發(fā)展到無(wú)凸點(diǎn)5微米以下節(jié)距。圖2:主要封裝技術(shù)發(fā)展ICOOum199052000520105質(zhì)tvm n*1儀2”Bi出中rid urr”圖2:主要封裝技術(shù)發(fā)展ICOOum199052000520105質(zhì)tvm n*1儀2”Bi出中rid urr”需小 魯匕Cue mmP+：*WSrnfgigmibne Rn

6、rfndlOOum1980slOum二,三維封裝技術(shù)發(fā)展1、2.5D/3D IC 技術(shù)2.5D為解決有機(jī)基板布線密度不足的問(wèn)題，帶有TSV垂直互連通孔和高密度金屬布 線的硅基板應(yīng)運(yùn)而生。連接硅晶圓兩面并與硅基體和其他通孔絕緣的電互連結(jié) 構(gòu)，采用TSV集成，可以提高系統(tǒng)集成密度，方便實(shí)現(xiàn)系統(tǒng)級(jí)的異質(zhì)集成。帶有TSV的硅基無(wú)源平臺(tái)被稱作TSV轉(zhuǎn)接板(Interposer)，應(yīng)用TSV轉(zhuǎn)接 板的封裝結(jié)構(gòu)稱為2.5D Interposer。在2.5D Interposer封裝中，若干個(gè)芯片并排排列在Interposer上，通過(guò)Interposer上的TSV結(jié)構(gòu)、再分布層(Redistribution

7、Layer，RDL)、微凸點(diǎn)(Bump )等，實(shí)現(xiàn)芯片與芯片、芯 片與封裝基板間更高密度的互連。其特征是正面有多層細(xì)節(jié)距再布線層，細(xì)節(jié) 距微凸點(diǎn)，主流TSV深寬比達(dá)到10:1，厚度約為100pmo臺(tái)積電2008年底成立集成互連與封裝技術(shù)整合部門(mén)，2009年開(kāi)始戰(zhàn)略布局三 維集成電路（3D IC）系統(tǒng)整合平臺(tái)。2010年開(kāi)始2.5D Interposer的研發(fā)， 2011 年推出 2.5D Interposer 技術(shù) CoWoS( Chip on Wafer onSubstrate ）。第一代CoWoS采用65納米工藝，線寬可以達(dá)到0.25Rm,實(shí) 現(xiàn)4層布線，為FPGA、GPU等高性能產(chǎn)品的集

8、成提供解決方案。賽靈思（Xilinx ）型號(hào)為“Virtex-7 2000T FPGA”的產(chǎn)品是最具代表性的CoWoS產(chǎn)品之一。圖3:賽靈思Virtex-7 2000T FPGA結(jié)構(gòu)示意圖如圖3所示，基于品之一。圖3:賽靈思Virtex-7 2000T FPGA結(jié)構(gòu)示意圖如圖3所示，基于2.5D轉(zhuǎn)接板技術(shù)的Virtex-7 2000T FPGA產(chǎn)品將四個(gè)不同SiibairaiaHigri-Ban-d*nfth.LoWLalflrcy ConnecbonsMicroburr-.psThfaugtSifcBOfl VJat fTSV)C4 Bumps26 nm FPGA 口通(SLR)65 nm

9、Silicon Inirpofier的28nm工藝的FPGA芯片，實(shí)現(xiàn)了在無(wú)源硅中介層上并排互聯(lián)，同時(shí)結(jié)合微 凸點(diǎn)工藝以及TSV技術(shù)，構(gòu)建了比其他同類型組件容量多出兩倍且相當(dāng)于容量 達(dá)2000萬(wàn)門(mén)ASIC的可編程邏輯器件，實(shí)現(xiàn)了單顆28nm FPGA邏輯容量，超越了摩爾定律限制。賽靈思借助臺(tái)積電（TSMC）的2.5D-TSV轉(zhuǎn)接板技術(shù) 平臺(tái)在2011年實(shí)現(xiàn)小批量供貨。注：芯思想研究院指出，真正引爆CoWoS的產(chǎn)品是人工智能（內(nèi)）芯片。2016年，英偉達(dá)（Nvidia）推出首款采用CoWoS封裝的繪圖芯片GP100， 為全球AI熱潮拉開(kāi)序幕；2017年Google在AlphaGo中使用的TPU

10、2.0也 采用CoWoS封裝；2017年英特爾（Intel）的Nervana也不例外的交由臺(tái)積 電代工，采用CoWoS封裝。因成本高昂而坐冷板凳多年CoWoS封測(cè)產(chǎn)能在 2017年首度擴(kuò)充。3D IC-HBM高密度TSV的第二個(gè)重要應(yīng)用產(chǎn)品是高帶寬存儲(chǔ)器（HBM）。TSV技術(shù)在解 決存儲(chǔ)器容量和帶寬方面具有決定性作用，通過(guò)高密度TSV技術(shù)垂直互連方 式，將多個(gè)DDR芯片堆疊在一起后和GPU封裝在一起，形成大容量，高位寬 的DDR組合陣列提升存儲(chǔ)器容量和性能。2013年10月HBM成為了 JEDEC通過(guò)的工業(yè)標(biāo)準(zhǔn)，首個(gè)使用HBM的設(shè)備是 AMD Radeon Fury系列顯示核心。2016年1月

11、第二代HBM（ HBM2）成為工業(yè)標(biāo)準(zhǔn)。2016年英偉達(dá)發(fā)布的新 款旗艦型Tesla運(yùn)算加速卡Tesla P100、超微半導(dǎo)體（AMD將q Radeon RX Vega系列、英特爾的Knight Landing就采用了 HBM2。例如，AMD Radeon Vega GPU中使用的HBM2，由8個(gè)8Gb芯片和一個(gè) 邏輯芯片通過(guò)TSV和微凸點(diǎn)垂直互連，每個(gè)芯片內(nèi)包含5000個(gè)TSV，在一 個(gè)HBM2中，超過(guò)40000個(gè)TSV通孔。HBM堆疊沒(méi)有以物理方式與CPU或GPU集成，而是通過(guò)細(xì)節(jié)距高密度TSV轉(zhuǎn)接板互連，HBM具備的特性幾乎和芯片集成的RAM 一樣，因此，具有更高 速，更高帶寬。適用于高

12、存儲(chǔ)器帶寬需求的應(yīng)用場(chǎng)合。于大全博士評(píng)價(jià)：HBM與CPU/GPU通過(guò)2.5D TSV轉(zhuǎn)接板技術(shù)的完美結(jié)合， 從芯片設(shè)計(jì)、制造、系統(tǒng)封裝呈現(xiàn)了迄今為止人類先進(jìn)的電子產(chǎn)品系統(tǒng)。而我 國(guó)在這個(gè)尖端領(lǐng)域全面落后，亟需協(xié)同創(chuàng)新。于大全博士在報(bào)告分享中指出，當(dāng)前，TSV開(kāi)孔在約10pm，深寬比在約10 : 1，微凸點(diǎn)互連節(jié)距在40-50pm。在有源芯片中，由于TSV本身占據(jù)面積較 大，且有應(yīng)力影響區(qū)，因此，亟待進(jìn)一步小型化，降低成本。從技術(shù)發(fā)展來(lái) 看，TSV開(kāi)口向著5Pm以下，深寬比10以上方向發(fā)展，微凸點(diǎn)互連向著10P m節(jié)距、無(wú)凸點(diǎn)方向發(fā)展。20192020圖4:高性能20192020圖4:高性能3D

13、 TSV產(chǎn)品路線圖圖4總結(jié)了近幾年高性能3D TSV產(chǎn)品路線圖，可以看到越來(lái)越多的CPU、GPU、存儲(chǔ)器開(kāi)始應(yīng)用TSV技術(shù)。一方面是TSV技術(shù)不斷成熟，另一方面， 和高性能計(jì)算、人工智能的巨大需求牽引分不開(kāi)。各家 3D IC 技術(shù)臺(tái)積電SoIC根據(jù)2018年4月臺(tái)積電在美國(guó)加州Santa Clara的24屆年度技術(shù)研討會(huì)上 的說(shuō)明，SoIC是一種創(chuàng)新的多芯片堆疊技術(shù)，是一種將帶有TSV的芯片通過(guò) 無(wú)凸點(diǎn)混合鍵合實(shí)現(xiàn)三維堆疊。SoIC技術(shù)的出現(xiàn)表明未來(lái)的芯片能在接近相同的體積里，增加雙倍以上的性 能。這意味著SoIC技術(shù)可望進(jìn)一步突破單一芯片運(yùn)行效能，更可以持續(xù)維持 摩爾定律。據(jù)悉SoIC根植于

14、臺(tái)積電的CoWoS與多晶圓堆疊(WoW，Wafer-on- Wafer)封裝，SoIC特別倚重于CoW( Chip-on-wafer)設(shè)計(jì)，如此一來(lái)， 對(duì)于芯片業(yè)者來(lái)說(shuō)，采用的IP都已經(jīng)認(rèn)證過(guò)一輪，生產(chǎn)上可以更成熟，良率也 可以提升，也可以導(dǎo)入存儲(chǔ)器芯片應(yīng)用。更重要的是，SoIC能對(duì)10納米或以下的制程進(jìn)行晶圓級(jí)的鍵合技術(shù)，這將有 助于臺(tái)積電強(qiáng)化先進(jìn)工藝制程的競(jìng)爭(zhēng)力。在2018年10月的第三季法說(shuō)會(huì)上，臺(tái)積電給出了明確量產(chǎn)的時(shí)間，2021年 SoIC技術(shù)就將進(jìn)行量產(chǎn)。英特爾3D封裝技術(shù)Foveros英特爾在2014年就首度發(fā)表高密度2.5D芯片封裝技術(shù)EMIB （ Embedded Multi

15、-Die Interconnect Bridge，嵌入式多核心互聯(lián)橋接），表示該技術(shù)是 2.5D封裝的低成本替代方案；在2018年的HotChip大會(huì)上，發(fā)布了采用高 密度2D芯片封裝技術(shù)EMIB封裝的芯片；EMIB能夠把采用不同節(jié)點(diǎn)工藝（10nm、14nm及22nm）和不同材質(zhì)（硅、砷化鎵）、不同功能（CPU、 GPU、FPGA、RF）的芯片封裝在一起做成單一處理器。英特爾表示,EMIB技 術(shù)首先與典型的2.5D封裝采用硅中介層不同，EMIB是在兩個(gè)互連芯片的邊緣 嵌入的一小塊硅，直到橋梁的作用；其次EMIB對(duì)芯片尺寸大小沒(méi)有限 制，從而在理論上保證了異質(zhì)芯片的互連。2018年12月，英特爾

16、首次展示了邏輯計(jì)算芯片高密度3D堆疊封裝技術(shù) Foveros，采用3D芯片堆疊的系統(tǒng)級(jí)封裝（SiP），來(lái)實(shí)現(xiàn)邏輯對(duì)邏輯 （logic-on-logic）的芯片異質(zhì)整合，通過(guò)在水平布置的芯片之上垂直安置更 多面積更小、功能更簡(jiǎn)單的小芯片來(lái)讓方案整體具備更完整的功能。英特爾表示,Foveros為整合高性能、高密度和低功耗硅工藝技術(shù)的器件和系 統(tǒng)鋪平了道路。Foveros有望首次將芯片的堆疊從傳統(tǒng)的無(wú)源中間互連層和堆 疊存儲(chǔ)芯片擴(kuò)展到CPU、GPU和人工智能處理器等高性能邏輯芯片。為結(jié)合高效能、高密度、低功耗芯片制程技術(shù)的裝置和系統(tǒng)奠定了基礎(chǔ)。 Foveros預(yù)期可首度將3D芯片堆棧從傳統(tǒng)的被動(dòng)硅中

17、介層（passive interposer）和堆棧內(nèi)存，擴(kuò)展到CPU、GPU、AI等高效能邏輯運(yùn)算芯片。Foveros提供了極大的靈活性，因?yàn)樵O(shè)計(jì)人員可在新的產(chǎn)品形態(tài)中混搭不同的技術(shù)專利模塊與各種存儲(chǔ)芯片和I/O配置。并使得產(chǎn)品能夠分解成更小的芯片組合“，其中I/O、SRAM和電源傳輸電路可以集成在基礎(chǔ)晶片中，而 高性能邏輯芯片組合則堆疊在頂部。英特爾Foveros技術(shù)以3D堆棧的SiP封裝來(lái)進(jìn)行異質(zhì)芯片整合，也說(shuō)明了 SiP將成為后摩爾定律時(shí)代重要的解決方案，芯片不再?gòu)?qiáng)調(diào)制程微縮，而是將 不同制程芯片整合為一顆SiP模塊。例如可以在CPU之上堆疊各類小型的IO控制芯片，從而制造出兼?zhèn)溆?jì)算與I

18、O 功能的產(chǎn)品；也可以將芯片組與各種Type-C、藍(lán)牙、WiFi等控制芯片堆疊在 一起，制造出超高整合度的控制芯片。據(jù)悉，英特爾從2019年下半年開(kāi)始推出一系列采用Foveros技術(shù)的產(chǎn)品。首 款Foveros產(chǎn)品將整合高性能10nm計(jì)算堆疊芯片組合和低功耗22FFL 基礎(chǔ)晶片。它將在小巧的產(chǎn)品形態(tài)中實(shí)現(xiàn)世界一流的性能與功耗效率。英特爾23。技術(shù)融合8*乂四EMIB封裝和Foveros 3D封裝技術(shù)利用高密度的互連技術(shù)，讓芯片在水平和垂直方向上獲得延展，實(shí)現(xiàn)高帶寬、低功耗，并實(shí)現(xiàn)相當(dāng)有競(jìng)爭(zhēng)力的I/O密度。2019年公司發(fā)布了 Co-EMIB技術(shù)，這是在2D EMIB技術(shù)的升級(jí)版，能夠?qū)蓚€(gè)或多

19、個(gè)Foveros元件互連，實(shí)現(xiàn)更高的計(jì)算性能和數(shù)據(jù)交換能力，還能夠 以非常高的帶寬和非常低的功耗連接模擬器、內(nèi)存和其他模塊，基本達(dá)到單晶 片性能。半導(dǎo)體產(chǎn)業(yè)界都在不斷的去推動(dòng)先進(jìn)多芯片封裝架構(gòu)的發(fā)展，更好的滿足高帶 寬、低功耗的需求。前面介紹的EMIB、Foveros、Co-EMIB等先進(jìn)封裝技術(shù) 僅僅只是物理層面的，除此之外，IO接口技術(shù)和互連技術(shù)也是實(shí)現(xiàn)多芯片異構(gòu) 封裝的關(guān)鍵因素。英特爾表示，公司互連技術(shù)的研發(fā)主要體現(xiàn)正在三個(gè)方向：用于堆疊裸片的高 密度垂直互連、實(shí)現(xiàn)大面積拼接的全橫向互連、帶來(lái)高性能的全方位互連。希 望可以實(shí)現(xiàn)更高帶寬和低延遲。2.扇出（Fan-Out）封裝技術(shù)扇出封裝技

20、術(shù)相比扇入（Fan-in）封裝，對(duì)于芯片1/。數(shù)目、封裝尺寸沒(méi)有限 制，可以進(jìn)行多芯片的系統(tǒng)封裝；同時(shí)晶圓級(jí)扇出技術(shù)取消了基板和凸點(diǎn)，不 需倒裝工藝，具有更薄的封裝尺寸、優(yōu)異的電性能、易于多芯片系統(tǒng)集成等優(yōu) 點(diǎn)。英飛凌于2004年推出eWLB（ Embedded Wafer Level BGA）就是典型的扇 出封裝技術(shù)，后來(lái)授權(quán)給日月光（ASE）、星科金朋（STATS ChipPAC，被長(zhǎng) 電科技收購(gòu)）、Nanium （被Amkor）收購(gòu)；飛思卡爾（Freescale）幾乎與 英飛凌同時(shí)提出了類似概念，被稱為RCP技術(shù)，2010年授權(quán)給Nepes。應(yīng)用模塑料扇出的eWLB封裝技術(shù)最主要的難點(diǎn)是

21、由于CTE不匹配帶來(lái)的翹曲 問(wèn)題，這導(dǎo)致對(duì)準(zhǔn)精度差、圓片拿持困難。另外芯片在貼片和塑封過(guò)程中以及 塑封后翹曲導(dǎo)致的位置偏移，對(duì)于高密度多芯片互連是一個(gè)巨大挑戰(zhàn)。隨著扇出封裝工藝技術(shù)逐漸成熟，成本不斷降低，同時(shí)加上芯片工藝的不斷提 升，扇出封裝將出現(xiàn)爆發(fā)性增長(zhǎng)。臺(tái)積電InFO扇出封裝最具代表性的是臺(tái)積電研發(fā)的InFO技術(shù)，InFO帶動(dòng)了整個(gè)業(yè)界研發(fā) 三維扇出堆疊技術(shù)的熱潮。InFO是將CoWoS結(jié)構(gòu)盡量簡(jiǎn)化，最后出來(lái)一個(gè)無(wú)須硅中介層的精簡(jiǎn)設(shè)計(jì)，可 以讓芯片與芯片之間直接連結(jié)，減少厚度，成本也相對(duì)較CoWoS低廉，但又 能夠有良好的表現(xiàn)，適用于追求性價(jià)比的移動(dòng)通信領(lǐng)域，在手機(jī)處理器封裝 中，減低3

22、0%的厚度，騰出寶貴的手機(jī)空間給電池或其他零件。這就是2016 年首次開(kāi)始在蘋(píng)果的A10處理器中采用InFO封裝，首度用在蘋(píng)果iPhone 7 與iPhone 7Plus中。InFO成為臺(tái)積電獨(dú)占蘋(píng)果A系列處理器訂單的關(guān)鍵。圖 5:臺(tái)積電 InFO 技術(shù)（圖片來(lái)源：C. F. Tseng et al., ECTC 2016, pp 1）圖5展示了臺(tái)積電InFO技術(shù)，通過(guò)將芯片埋入模塑料，以銅柱實(shí)現(xiàn)三維封裝 互連。InFO技術(shù)為蘋(píng)果A10、A11、A12處理器和存儲(chǔ)器的PoP封裝提供了 新的封裝方案，拓展了 WL-FO的應(yīng)用，讓Fan-Out技術(shù)成為行業(yè)熱點(diǎn)。A11處理器尺寸10mmx8.7mm

23、,比A10處理器小30%以上，塑封后表面3 層布線，線寬8m,密度并不高，主要原因還是重構(gòu)模塑料圓片表面布線良率 和可靠性問(wèn)題。A11處理器InFO PoP的封裝尺寸13.9x14.8mm，與A10相 比小8%，厚度790Rm。臺(tái)積電InFO技術(shù)的成功得益于強(qiáng)大的研發(fā)能力和商 業(yè)合作模式。推出InFO技術(shù)，是為了提供AP制造和封裝整體解決方案，即使 在最初良率很低的情況下，臺(tái)積電也能持續(xù)進(jìn)行良率提升，這對(duì)封測(cè)廠來(lái)說(shuō)是 不可能的。InFO技術(shù)的巨大成功推動(dòng)制造業(yè)、封測(cè)業(yè)以及基板企業(yè)投入了大量人力物力開(kāi) 展三維扇出技術(shù)的創(chuàng)新研發(fā)。業(yè)界也發(fā)現(xiàn)，很多原本需要2.5D TSV轉(zhuǎn)接板封 裝可以通過(guò)三維扇出

24、來(lái)完成，解決了 TSV轉(zhuǎn)接板成本太高，工藝太復(fù)雜的問(wèn) 題。根據(jù)不同產(chǎn)品類別，臺(tái)積電的InFO技術(shù)發(fā)展也將隨之進(jìn)行調(diào)整，推出適用于 HPC ( High Performance Computer)高效能運(yùn)算電腦的 InFO-oS (InFO_on substrate )、服務(wù)器及存儲(chǔ)器的 InFO-MS (InFO with Memoryon Substrate )，以及 5G 通訊天線封裝方面的 InFO-AiP (InFO Antennas in Packag )。2018年臺(tái)積電推出InFO_oS技術(shù)用于并排封裝兩個(gè)芯片，芯片與芯片之間的 互連為2um。芯片之間的間隙小于70um ; In

25、FO_MS和InFO_oS基本相同， 但在SoC旁邊帶有HBM (高帶寬內(nèi)存)。華天科技eSiFO華天科技于2015年開(kāi)始扇出封裝技術(shù)開(kāi)發(fā)，與使用模塑料塑封不同，華天科 技開(kāi)發(fā)了埋入硅基板扇出型封裝技術(shù)eSiFO（ embedded Silicon Fanout ）。如圖13所示，eSiFO使用硅基板為載體，通過(guò)在硅基板上刻蝕凹槽， 將芯片正面向上放置且固定于凹槽內(nèi)，芯片表面和硅圓片表面構(gòu)成了一個(gè)扇出 面，在這個(gè)面上進(jìn)行多層布線，并制作引出端焊球，最后切割，分離、封裝。eSiFO技術(shù)具有如下優(yōu)點(diǎn)：1）可以實(shí)現(xiàn)多芯片系統(tǒng)集成SiP,易于實(shí)現(xiàn)芯片異質(zhì)集成2）滿足超薄和超小芯片封裝要求，細(xì)節(jié)距焊盤(pán)芯

26、片集成（60Rm）,埋入芯片的 距離可小于30pm3）與標(biāo)準(zhǔn)晶圓級(jí)封裝兼容性好4）良好的散熱性和電性5）可以在有源晶圓上集成6）工藝簡(jiǎn)單，翹曲小，無(wú)塑封/臨時(shí)鍵合/拆鍵合7）封裝靈活：WLP/BGA/LGA/QFP等8）與TSV技術(shù)結(jié)合可實(shí)現(xiàn)高密度三維集成圖6:圖6:兩顆芯片SiP集成（圖片來(lái)源：華天科技）基于 eSiFO 技術(shù)的產(chǎn)品包括 RF Transceivers. Controller. Sensors、4G 射頻前端、毫米波芯片,FPGA等等。圖6展示了兩個(gè)芯片集成的SiP封裝。特 別的，這里兩個(gè)芯片同時(shí)置于一個(gè)異形腔體內(nèi)，芯片之間的距離只有幾十微 米。這樣保證了芯片間高密度的互連。

27、華天的eSiFO已實(shí)現(xiàn)量產(chǎn)，其中一個(gè)典型高密度多芯片系統(tǒng)封裝產(chǎn)品出貨量已 達(dá)數(shù)百萬(wàn)顆。2020年2月，eSiFO核心技術(shù)獲得了美國(guó)專利授權(quán)(EMBEDDED SILICON SUBSTRATE FAN-OUT TYPE 3D PACKAGINGSTRUCTURE , US10559525 B2 ）。2020年3月榮獲昆山市祖沖之攻關(guān)計(jì)劃 金n獎(jiǎng)（唯一金獎(jiǎng)）。各家 FOPLP近年來(lái)FOPLP （面板級(jí)扇出封裝）封裝技術(shù)受到的關(guān)注逐漸提高，如安靠（Amkor）、日月光（ASE）、英特爾（Intel）、納沛斯（nepes）、力成科 技（PTI）、三星電機(jī)（SEMCO）、矽品（SPIL）、欣興電子（U

28、nimicron） 等大廠，都紛紛投入面板級(jí)扇出型封裝（Fan-Out Panel Level Packaging， FOPLP）技術(shù)研發(fā)，期待借此達(dá)到比晶圓級(jí)扇出型封裝（Fan-Out Wafer Level Packaging，F(xiàn)OWLP）更高的生產(chǎn)效益。成本儼然成為FOPLP的最大 優(yōu)勢(shì)，在成本的考量之下，F(xiàn)OPLP受到相關(guān)業(yè)者的認(rèn)可。2016年，三星電機(jī)成立了新的FOPLP部門(mén)，并建設(shè)了生產(chǎn)線，最初是用來(lái)生 產(chǎn)電源管理芯片儼乂K），進(jìn)入2018年之后，開(kāi)始為三星Galaxy Watch制造 用于應(yīng)用處理器（AP）芯片，三星電機(jī)在FOPLP技術(shù)投入給4億美元， PMIC和DRAM采用Si

29、P-ePoP封裝。PMIC和AP左右放置嵌入到基板中， 實(shí)現(xiàn)垂直互連。Galaxy Watch PLP具有三層RDLs和背面一層布線，減少 20%封裝厚度，提高了電、熱、擴(kuò)展電池容量。日月光也推出面板級(jí)扇出型（Panel FO）封裝，2019年底產(chǎn)線建置完成，將 于2020下半年量產(chǎn)，應(yīng)用在射頻（RF）、射頻前端模組（FEM）、電源（Power）、Server。力成科技2016年在新竹科學(xué)園區(qū)建成首條Fine Line FOPLP產(chǎn)線試運(yùn)行， 2018年6月進(jìn)入小批量生產(chǎn)階段。產(chǎn)品是聯(lián)發(fā)科電源管理芯片（PMIC）封測(cè) 訂單，首顆采用FOPLP封裝技術(shù)的聯(lián)發(fā)科芯片于2018年第三季度問(wèn)世，應(yīng)用

30、于車用雷達(dá)領(lǐng)域。中科四合面板級(jí)扇出封裝工藝開(kāi)始批量進(jìn)入應(yīng)用。歷時(shí)四年研發(fā)，中科四合已 完成低引腳數(shù)的分立器件板級(jí)扇出封裝技術(shù)開(kāi)發(fā)與量產(chǎn)，2019年Q4已實(shí)現(xiàn) DFN類封裝產(chǎn)品月產(chǎn)能達(dá)到180KK，量產(chǎn)封裝尺寸涵蓋DFN0603、 DFN1006、DFN2510、DFN3x3等，產(chǎn)品可靠性符合汽車級(jí)AEC-Q101標(biāo) 準(zhǔn)，量產(chǎn)產(chǎn)品類型覆蓋TVS器件、肖特基二極管等，目前單芯片和多芯片集成 的MOSFET產(chǎn)品、電源模塊、GaN模組等產(chǎn)品正在開(kāi)發(fā)中。2020年，中科四 合會(huì)持續(xù)加大板級(jí)扇出封裝工藝的量產(chǎn)產(chǎn)能，DFN類封裝產(chǎn)能在2020年的 Q3要實(shí)現(xiàn)單月產(chǎn)能突破300KK，量產(chǎn)產(chǎn)品類型要從二極管類產(chǎn)

31、品擴(kuò)展至 MOSFET產(chǎn)品線。3、三維玻璃通孔封裝玻璃通孔(Through Glass Via，TGV)技術(shù)是一種應(yīng)用于圓片級(jí)三維封裝互 連技術(shù)。可以應(yīng)用于2.5D轉(zhuǎn)接板集成、MEMS器件三維封裝等領(lǐng)域。由于玻璃具有介電常數(shù)低，損耗角小等特性，TGV在射頻傳輸方面有更大的優(yōu) 勢(shì)。TGV具有優(yōu)良高頻電學(xué)特性，工藝流程簡(jiǎn)單，不需沉積絕緣層；機(jī)械穩(wěn)定性 強(qiáng)、翹曲小且成本低，大尺寸玻璃易于獲??；在射頻組件、光電集成，MEMS 等方面得到廣泛運(yùn)用。圖7:廈門(mén)云天eGFO技術(shù)廈門(mén)云天半導(dǎo)體（Sky-semi）擁有領(lǐng)先的TGV技術(shù)，具有低成本通孔加工技 術(shù)和電鍍填充技術(shù)。4、3D WLCSP 技術(shù)通過(guò)晶圓級(jí)

32、封裝（wafer level package）技術(shù)可以實(shí)現(xiàn)芯片封裝后面積尺寸和 芯片本身面積尺寸保持一致，不額外增加面積；其次擁有極短的電性傳輸距 離，使芯片運(yùn)行速度加快，功率降低；同時(shí)還大大降低了傳感器芯片的封裝成 本。華天科技在基于TSV的3D WLCSP量產(chǎn)圖像傳感器的基礎(chǔ)上，于2016年開(kāi) 始研發(fā)應(yīng)用于指紋傳感器的3D WLCSP，并于10月順利量產(chǎn)，并批量供貨給 華為MATE9。于大全在分享中也指出，目前，通信已經(jīng)進(jìn)入5G時(shí)代，RF、濾波（Filter）和 SAW等器件數(shù)量大幅增加，如何保持最優(yōu)化的芯片面積，將推動(dòng)WLP、SiP技術(shù)將獲得更廣泛應(yīng)用。EM*wave:EM*5xcni.

33、l AiP $3tint device* lrttukrctwirf hwrMunh gltHsi*nuN tint device* lrttukrctwiody sizeECP臼孤白？ rautin虱 interpe融 r less Less dense than St interpeser Lo“ warpaeeLimited to 2/2 JineLimited body sizeThickerSWIFTEase of iroutininEerposer less|Less dense than SI intertwserGood peirfonTwnce andtbinner farm

34、Limited to 2/2 bne spaceUmited bedy 蝠工史 Warpage ch?Uenfe 出i largeIxxly siifccfilfOEas0 of routing for multi die SiP dense thin 5 interpefitrGood per-ormance, thinner;厄e5 warpageLimited to 7/2 line spaceUmi ted bddy &izeLirr ited to wafer lew 1 process圖9:幾種三維晶圓級(jí)技術(shù)比較最近，臺(tái)積電又提出了 SoIC( System on Integrated Circuit)的概念。該技 術(shù)本質(zhì)上屬于3D IC技術(shù)范疇，主要采用為W2W、C2W混合鍵合技術(shù)，實(shí)現(xiàn) 10pm以下I/O節(jié)距互連，減少寄生效應(yīng)，提高性能。芯片本身可以具有用于 三位互連的TSV結(jié)構(gòu)，由于取消了凸點(diǎn)，集成堆疊的厚度更薄。該技術(shù)適于多 種封裝形式，不同產(chǎn)品應(yīng)用。此技術(shù)不僅可以持續(xù)維持摩爾定律，也可望進(jìn)一 步突破單一芯片運(yùn)行效能瓶頸。2019年3月，中芯長(zhǎng)電發(fā)布世界首個(gè)超寬頻雙極化的5G毫米波天線芯片晶圓 級(jí)集成封裝SmartAiP ( Smart Antenna in Package )工藝技術(shù)，這是SmartAiP 3D-SiP工藝平臺(tái)首次