FPGA在軟件無(wú)線電中的應(yīng)用

1、Altera中文資料FPGA在軟件件無(wú)線電中的的應(yīng)用介紹軟件無(wú)線電（SDR）是具有可重配置硬件平臺(tái)的無(wú)線設(shè)備，可以跨多種通信標(biāo)準(zhǔn)。它們因?yàn)楦偷某杀?、更大的靈活性和更高的性能，迅速稱(chēng)為軍事、公共安全和商用無(wú)線領(lǐng)域的事實(shí)標(biāo)準(zhǔn)。SDR成為商用流行的主要原因之一是它能夠?qū)Χ喾N波形進(jìn)行基帶處理和數(shù)字中頻（IF）處理。IF處理將數(shù)字信號(hào)處理的領(lǐng)域從基帶擴(kuò)展到RF。支持基帶和中頻處理的能力增加了系統(tǒng)靈活性，同時(shí)減小了制造成本?；鶐幚頍o(wú)線標(biāo)準(zhǔn)不斷地發(fā)展，通過(guò)先進(jìn)的基帶處理技術(shù)如自適應(yīng)調(diào)制編碼、空時(shí)編碼（STC）、波束賦形和多入多出（MIMO）天線技術(shù)，支持更高的數(shù)據(jù)速率?；鶐盘?hào)處理器件需要巨大的處理帶寬

2、，以支持這些技術(shù)中大計(jì)算量的算法。例如，美國(guó)軍事聯(lián)合戰(zhàn)術(shù)無(wú)線系統(tǒng)（JTRS）定義了軍事無(wú)線中20多種不同的無(wú)線波形。一些更復(fù)雜的波形所需的計(jì)算能力在標(biāo)準(zhǔn)處理器上是每秒數(shù)百萬(wàn)條指令（MIPS），或者如果在FPGA實(shí)現(xiàn)是數(shù)千個(gè)邏輯單元。協(xié)處理器特性SDR基帶處理通常需要處理器和FPGA。在這類(lèi)應(yīng)用中，處理器處理系統(tǒng)控制和配置功能，而FPGA實(shí)現(xiàn)大計(jì)算量的信號(hào)處理數(shù)據(jù)通道和控制，讓系統(tǒng)延遲最小。當(dāng)需要從一種標(biāo)準(zhǔn)切換至另一種標(biāo)準(zhǔn)時(shí)，處理器能夠動(dòng)態(tài)地在軟件的主要部分間切換，而FPGA能夠根據(jù)需要完全重新配置，實(shí)現(xiàn)特定標(biāo)準(zhǔn)的數(shù)據(jù)通道。FPGA可以作為協(xié)處理器同DSP和通用處理相連，這樣具有更高的系統(tǒng)性能和

3、更低的系統(tǒng)成本。自由地選擇在哪實(shí)現(xiàn)基帶處理算法為實(shí)現(xiàn)SDR算法提供了另一種方式的靈活性。 基帶部件也需要足夠靈活讓所需的SDR功能支持在同一種標(biāo)準(zhǔn)增強(qiáng)版本之間的移植，并能夠支持完全不同的標(biāo)準(zhǔn)?？删幊踢壿嫿Y(jié)合軟核處理器和IP，具有了提供在現(xiàn)場(chǎng)遠(yuǎn)程升級(jí)的能力。圖1 是一個(gè)框圖，其中FPGA能夠通過(guò)IP功能如Turbo編碼器、Reed-Solomon編碼器、符號(hào)交織器、符號(hào)映射器和IFFT，很容易地重配置支持WCDMA/HSPDA或802.16a標(biāo)準(zhǔn)的基帶發(fā)送功能。 圖1. 兩種無(wú)線信號(hào)的SDR基帶數(shù)據(jù)通道重配置例子數(shù)字IF處理數(shù)字頻率變化具有比傳統(tǒng)模擬無(wú)線處理方式更高的性能。FPGA提供了一種高度

4、靈活和集成的平臺(tái)，在這之上以合理的功率實(shí)現(xiàn)大計(jì)算量的數(shù)字IF功能，這在便攜系統(tǒng)中是一個(gè)關(guān)鍵的因素。能夠在FPGA實(shí)現(xiàn)的IF功能包括數(shù)字上變頻器（DUC）和下變頻器（DDC），以及數(shù)字預(yù)畸變（DPD）和波峰系數(shù)削減（CFR），幫助降低功放的成本和功率（見(jiàn)圖2）1. DUC:數(shù)字上變頻器 2. CFR: 波峰系數(shù)削減 3. DPD: 數(shù)字預(yù)畸變 4. DDC: 數(shù)字下變頻器 5. PA: 功放 6. LNA: 低噪放 圖2. 在SDR架構(gòu)中中頻處理單元例子數(shù)字上變頻器數(shù)字格式（在基帶處理單元和上變頻器之間一般需要）可以順利地加到上變頻器的前端。這項(xiàng)技術(shù)為上變頻器提供了全定制的前端，容許信道化的高帶

5、寬輸入數(shù)據(jù)。定制邏輯或軟核嵌入式處理器可用來(lái)控制上變頻器和FPGA中實(shí)現(xiàn)的基帶處理單元之間的接口。在數(shù)字上變頻中，輸入數(shù)據(jù)在用可調(diào)的載波頻率進(jìn)行正交調(diào)制之前經(jīng)過(guò)基帶濾波和插值。為了實(shí)現(xiàn)插值基帶有限沖激響應(yīng)（FIR）濾波器，必須在速度面積之間進(jìn)行權(quán)衡為特定的標(biāo)準(zhǔn)獲得優(yōu)化的固定或自適應(yīng)架構(gòu)。數(shù)控振蕩器核也能夠產(chǎn)生多種架構(gòu)，它們具有超過(guò)115db無(wú)寄生動(dòng)態(tài)范圍和非常的高性能。根據(jù)支持的頻率分配數(shù)量，在FPGA中可以很容易地例化多個(gè)上變頻器。波峰系數(shù)削減3G 基于CDMA的系統(tǒng)和多載波系統(tǒng)如正交頻分復(fù)用（OFDM）的信號(hào)具有很高的峰平比（波峰系數(shù)）。這樣的信號(hào)會(huì)極大地降低基站中功放的效率。對(duì)多波形標(biāo)準(zhǔn)

6、，在FPGA中實(shí)現(xiàn)的波峰系數(shù)削減技術(shù)是一種降低功放成本和復(fù)雜度的合算的方式。數(shù)字預(yù)畸變高速移動(dòng)數(shù)據(jù)傳輸采用非恒包絡(luò)調(diào)制技術(shù)如QPSK和正交幅度調(diào)制（QAM）。這對(duì)PA的線性度有嚴(yán)格的要求。DPD線性化技術(shù)，包括查找表和多項(xiàng)式方式都可以有效地在包含DSP塊的FPGA中實(shí)現(xiàn)。這些DSP塊中的乘法器可以在很高的時(shí)鐘速率下運(yùn)行，可以有效地分時(shí)實(shí)現(xiàn)復(fù)數(shù)乘法。當(dāng)SDR基站中使用FPGA時(shí)，F(xiàn)PGA可以為特定的標(biāo)準(zhǔn)重配置來(lái)實(shí)現(xiàn)合適的DPD算法，有效地線性化PA。數(shù)字下變頻器在接收器側(cè)，數(shù)字IF技術(shù)可以對(duì)IF信號(hào)進(jìn)行采樣，在數(shù)字域執(zhí)行信道化和采樣率轉(zhuǎn)換。使用降采樣技術(shù)，高頻IF信號(hào)（同時(shí)100MHz以上）可以

7、被量化。因?yàn)椴煌臉?biāo)準(zhǔn)有不同的碼片/比特速率，對(duì)SDR應(yīng)用需要非整數(shù)采樣率，把采樣數(shù)轉(zhuǎn)換為任何標(biāo)準(zhǔn)基本碼片/比特速率的整數(shù)倍。結(jié)論FPGA提供了通用的計(jì)算結(jié)構(gòu)，非常適合于軟件無(wú)線電中基帶和IF數(shù)字處理的需要。另外，結(jié)合通用處理器或DSP，它們作為通用處理器或DSP軟件處理的硬件協(xié)處理器，能夠增強(qiáng)功能，改善吞吐量，減小系統(tǒng)成本和降低系統(tǒng)功率。作者：Joel A. SeelyTechnical Marketing ManagerAutomotive, Industrial and Military Business UnitAltera Corporation采用編譯增強(qiáng)技技術(shù)，提高高高密度FPG

8、GA設(shè)計(jì)工作作效率現(xiàn)場(chǎng)可編程門(mén)陣陣列（FPGGA）體系創(chuàng)創(chuàng)新以及向990nm工藝藝技術(shù)的過(guò)渡渡顯著提高了了FPGA的密密度和性能。FPGA設(shè)計(jì)人員不僅需要更高的邏輯密度和更快的性能表現(xiàn)，還要求具有嵌入式處理器、數(shù)字信號(hào)處理（DSP）模塊以及其他硬件IP結(jié)構(gòu)等復(fù)雜的器件功能。但是，由于FPGA設(shè)計(jì)規(guī)模越來(lái)越大、越來(lái)越復(fù)雜，為了能夠抓住稍縱即逝的市場(chǎng)機(jī)會(huì)，設(shè)計(jì)人員必需盡快完成其設(shè)計(jì)。FPGA器件供供應(yīng)商一直努努力提高編譯譯時(shí)間效率，改改善時(shí)序逼近近流程，但是是卻無(wú)法滿足足設(shè)計(jì)人員更更高效工作的的要求。Alltera Quarttus II軟件5.0增強(qiáng)編編譯技術(shù)明顯顯縮短設(shè)計(jì)迭迭代時(shí)間，在在關(guān)鍵性

9、能通通路上進(jìn)行設(shè)設(shè)計(jì)優(yōu)化，保保持性能已達(dá)達(dá)到要求的區(qū)區(qū)域特性不變變，該技術(shù)是是前所未有的的，極大的提提高了設(shè)計(jì)效效率。編譯增強(qiáng)優(yōu)勢(shì)現(xiàn)在的一個(gè)高級(jí)級(jí)FPGA標(biāo)準(zhǔn)準(zhǔn)編譯流程包包括RTL綜合、布布局布線等，高高密度FPGGA的每次設(shè)設(shè)計(jì)編譯在任任何情況下都都要耗費(fèi)455分鐘到4個(gè)多小時(shí)的的時(shí)間，這顯顯然限制了設(shè)設(shè)計(jì)人員每天天所能進(jìn)行的的迭代次數(shù)，可可能會(huì)少至兩兩次，明顯減減緩了設(shè)計(jì)過(guò)過(guò)程。設(shè)計(jì)人人員采用標(biāo)準(zhǔn)準(zhǔn)編譯設(shè)計(jì)流流程來(lái)優(yōu)化部部分設(shè)計(jì)時(shí)序序性能時(shí)也會(huì)會(huì)降低設(shè)計(jì)效效率。這種優(yōu)優(yōu)化通常不利利于邏輯布局局，影響設(shè)計(jì)計(jì)中其他部分分的性能，不不得不進(jìn)行額額外的多次設(shè)設(shè)計(jì)迭代。對(duì)于當(dāng)今的高密密度、高性能能F

10、PGA設(shè)計(jì)計(jì)，必需具有設(shè)設(shè)計(jì)和調(diào)試階階段快速迭代代的能力。Alterra Quaartus II軟件5.0為高密密度FPGAA設(shè)計(jì)提供了了最先進(jìn)的技技術(shù)，如以前前只有專(zhuān)用集集成電路（AASIC）才才具有的增強(qiáng)強(qiáng)設(shè)計(jì)和編譯譯能力等。與與相應(yīng)的ASSIC相比，F(xiàn)PGGA編譯效率率更高，ASSIC即使采采用增強(qiáng)方法法，仍需要幾幾小時(shí)到幾天天的時(shí)間來(lái)完完成編譯，而而FPGA編譯譯只需要幾分分鐘到幾小時(shí)時(shí)的時(shí)間。設(shè)計(jì)人員采用QQuartuus II增增強(qiáng)編譯技術(shù)術(shù)，可以逐步步編譯其設(shè)計(jì)計(jì)分區(qū)，比進(jìn)進(jìn)行全部設(shè)計(jì)計(jì)的標(biāo)準(zhǔn)編譯譯時(shí)間縮短近近70%。性能能保留是增強(qiáng)強(qiáng)編譯技術(shù)的的另一個(gè)主要要優(yōu)勢(shì)。通過(guò)過(guò)只對(duì)設(shè)計(jì)

11、中中的一個(gè)分區(qū)區(qū)進(jìn)行編譯，可可以保持其他他部分的性能能和結(jié)果不變變。這種性能能保留特性使使設(shè)計(jì)人員能能夠以更少的的設(shè)計(jì)迭代，更更高效的達(dá)到到時(shí)序逼近 Quarrtus III 5.00編譯增強(qiáng)設(shè)設(shè)計(jì)流程。編譯增強(qiáng)使設(shè)計(jì)計(jì)人員能夠以以邏輯和物理理分區(qū)的形式式組織設(shè)計(jì)，進(jìn)進(jìn)行綜合和適適配。只針對(duì)對(duì)特定設(shè)計(jì)分分區(qū)進(jìn)行新的的編譯，從而而能夠顯著縮縮短設(shè)計(jì)迭代代時(shí)間。編譯譯增強(qiáng)特性有有助于基于模模塊的設(shè)計(jì)，對(duì)對(duì)沒(méi)有修改的的設(shè)計(jì)模塊，保保持其性能不不變。設(shè)計(jì)人人員還可以只只對(duì)特定設(shè)計(jì)計(jì)分區(qū)采用物物理綜合等優(yōu)優(yōu)化技術(shù)，而而不改動(dòng)其他他模塊。傳統(tǒng)上，一個(gè)層層次設(shè)計(jì)在進(jìn)進(jìn)行邏輯綜合合和適配之前前轉(zhuǎn)換為單一一的網(wǎng)

12、表，每每修改一次設(shè)設(shè)計(jì)，就要對(duì)對(duì)整個(gè)設(shè)計(jì)進(jìn)進(jìn)行重新編譯譯，減緩了設(shè)設(shè)計(jì)過(guò)程。而而編譯增強(qiáng)特特性使設(shè)計(jì)人人員能夠沿任任意層次邊界界劃分設(shè)計(jì)分分區(qū)。采用AAlteraa Quarrtus III軟件，可可分別對(duì)不同同的層次設(shè)計(jì)計(jì)分區(qū)進(jìn)行綜綜合和適配。分分區(qū)可以組合合、合并形成成網(wǎng)表后，進(jìn)進(jìn)入后面的QQuartuus II編編譯流程。重重新編譯設(shè)計(jì)計(jì)時(shí)，設(shè)計(jì)人人員可以為每每個(gè)分區(qū)選擇擇使用新的源源代碼、后綜綜合結(jié)果以及及后適配結(jié)果果。編譯增強(qiáng)設(shè)計(jì)流流程Quartuss II編譯譯增強(qiáng)特性改改善了標(biāo)準(zhǔn)QQuartuus II設(shè)設(shè)計(jì)流程，使使設(shè)計(jì)人員能能夠重新使用用、保留前次次編譯結(jié)果，節(jié)節(jié)省編譯時(shí)間間

13、。在一個(gè)標(biāo)標(biāo)準(zhǔn)設(shè)計(jì)流程程中，源代碼碼完成后，如如果修改設(shè)計(jì)計(jì)中的任何部部分，設(shè)計(jì)都都要重新進(jìn)行行編譯，處理理源代碼，布布局所有邏輯輯。采用這種種方法的原因因之一在于能能夠得到質(zhì)量量最佳的結(jié)果果。通過(guò)處理理全部設(shè)計(jì)，編編譯器能夠進(jìn)進(jìn)行全局優(yōu)化化，改善面積積大小，提高高性能。但是是，對(duì)于有些些情況，需要要采用增強(qiáng)編編譯設(shè)計(jì)流程程。當(dāng)選好設(shè)設(shè)計(jì)中的一個(gè)個(gè)分區(qū)，并在在器件平面布布置中進(jìn)行布布局后，設(shè)計(jì)計(jì)人員可以加加速其設(shè)計(jì)編編譯時(shí)間，而而保持結(jié)果質(zhì)質(zhì)量不變，甚甚至提高結(jié)果果質(zhì)量。設(shè)計(jì)人員可能希希望在設(shè)計(jì)主主體完成后，在在設(shè)計(jì)后期修修改或優(yōu)化一一個(gè)特定模塊塊時(shí)，采用編編譯增強(qiáng)技術(shù)術(shù)。在這種情情況下，他們

14、們可以保持沒(méi)沒(méi)有改動(dòng)的模模塊性能不變變，縮短后面面迭代的編譯譯時(shí)間。編譯譯增強(qiáng)特性在在有些情況下下，能夠同時(shí)時(shí)有利于縮短短編譯時(shí)間和和達(dá)到時(shí)序逼逼近。設(shè)計(jì)中中有些分區(qū)丟丟失或不完整整時(shí)，該特性性還可以用于于對(duì)其他分區(qū)區(qū)進(jìn)行編譯和和優(yōu)化。設(shè)計(jì)分區(qū)和設(shè)計(jì)計(jì)層次通常的設(shè)計(jì)實(shí)踐踐是生成模塊塊化或?qū)哟位脑O(shè)計(jì)，對(duì)對(duì)實(shí)體分別進(jìn)進(jìn)行設(shè)計(jì)，然然后在高級(jí)工工程中例化，形形成一個(gè)完整整的設(shè)計(jì)。編編譯增強(qiáng)技術(shù)術(shù)對(duì)設(shè)計(jì)中的的每個(gè)實(shí)體不不自動(dòng)處理為為設(shè)計(jì)分區(qū)；設(shè)計(jì)人員必必需在該工程程頂層以下，指指定一個(gè)或多多個(gè)層次。生生成分區(qū)使編編譯器不對(duì)整整個(gè)分區(qū)邊界界進(jìn)行優(yōu)化，但但仍可以通過(guò)過(guò)對(duì)每個(gè)分區(qū)區(qū)分別進(jìn)行綜綜合和布局，來(lái)

15、來(lái)實(shí)現(xiàn)編譯增增強(qiáng)技術(shù)。 層次設(shè)計(jì)計(jì)使邊界獨(dú)立立的分區(qū)能夠夠采用編譯增增強(qiáng)技術(shù)。由于分區(qū)必需由由層次化的邊邊界進(jìn)行隔離離，因此分區(qū)區(qū)無(wú)法成為一一個(gè)層次化實(shí)實(shí)體中邏輯的的一部分。形形成一個(gè)分區(qū)區(qū)后，該分區(qū)區(qū)內(nèi)的每個(gè)層層次化實(shí)體成成為同一分區(qū)區(qū)的組成。設(shè)設(shè)計(jì)人員能夠夠在一個(gè)已有有分區(qū)中，為為該層次化實(shí)實(shí)體生成新的的分區(qū)，在這這種情況下，新新分區(qū)中的實(shí)實(shí)體不再是更更高級(jí)別分區(qū)區(qū)的組成部分分。設(shè)計(jì)分區(qū)和物理理區(qū)域編譯增強(qiáng)特性的的設(shè)計(jì)分區(qū)為為邏輯分區(qū)，有有別于器件平平面布置圖中中的物理區(qū)域域，在平面布布置圖中，對(duì)對(duì)大小和位置置進(jìn)行了規(guī)定定。一個(gè)邏輯輯設(shè)計(jì)分區(qū)不不是指器件的的物理部分，不不用于直接控控制邏輯

16、布局局。一個(gè)邏輯設(shè)計(jì)分分區(qū)在設(shè)計(jì)層層次之間建立立一個(gè)虛擬邊邊界，因此每每個(gè)分區(qū)分別別進(jìn)行編譯，彼彼此之間不會(huì)會(huì)發(fā)生邏輯優(yōu)優(yōu)化。在采用用編譯增強(qiáng)技技術(shù)建立設(shè)計(jì)計(jì)時(shí)，建議設(shè)設(shè)計(jì)人員將每每個(gè)設(shè)計(jì)分區(qū)區(qū)分配給一個(gè)個(gè)物理區(qū)域，來(lái)來(lái)提高結(jié)果質(zhì)質(zhì)量。生成設(shè)計(jì)分區(qū)的的建議設(shè)計(jì)人員規(guī)劃設(shè)設(shè)計(jì)時(shí)，應(yīng)牢牢記每個(gè)分區(qū)區(qū)的大小和范范圍，以及設(shè)設(shè)計(jì)中的不同同部分在設(shè)計(jì)計(jì)過(guò)程中會(huì)怎怎樣變化。由由于采用分區(qū)區(qū)時(shí)，不會(huì)出出現(xiàn)交叉邊界界優(yōu)化，設(shè)計(jì)計(jì)結(jié)果質(zhì)量以以及性能會(huì)隨隨著分區(qū)數(shù)量量的增加而下下降。因此，盡盡管更多的分分區(qū)能夠更大大的縮短編譯譯時(shí)間，設(shè)計(jì)計(jì)人員還是應(yīng)應(yīng)該限制分區(qū)區(qū)數(shù)量，防止止結(jié)果質(zhì)量下下降。在ASIC設(shè)計(jì)計(jì)流程中

17、，設(shè)設(shè)計(jì)人員要記記錄每個(gè)分區(qū)區(qū)的輸入和輸輸出端口，盡盡可能避免越越過(guò)分區(qū)邊界界的任何時(shí)延延。此外，設(shè)設(shè)計(jì)人員應(yīng)盡盡量減少越過(guò)過(guò)分區(qū)邊界的的通路數(shù)量，以以簡(jiǎn)化時(shí)序逼逼近處理，也也應(yīng)盡可能以以時(shí)鐘域來(lái)劃劃分區(qū)域。生成設(shè)計(jì)平面布布置圖一旦完成設(shè)計(jì)分分區(qū)后，設(shè)計(jì)計(jì)人員應(yīng)在器器件中為每個(gè)個(gè)分區(qū)分配一一個(gè)物理位置置。分區(qū)設(shè)計(jì)計(jì)生成平面布布置圖的最簡(jiǎn)簡(jiǎn)單辦法是對(duì)對(duì)每個(gè)分區(qū)（包包括頂層分區(qū)區(qū)）生成一個(gè)個(gè)物理位置約約束。對(duì)于采用編譯增增強(qiáng)的設(shè)計(jì)而而言，平面布布置圖位置規(guī)規(guī)劃非常重要要，這是因?yàn)闉楫?dāng)器件中某某個(gè)區(qū)域的多多數(shù)資源已經(jīng)經(jīng)占用時(shí)，它它可以幫助避避免適配器向向該區(qū)域放置置或替換部分分設(shè)計(jì)。在這這種情況下，

18、其其他分區(qū)的后后適配網(wǎng)表布布局迫使適配配器在器件的的空閑部分放放置新的或修修改后的分區(qū)區(qū)。這樣做會(huì)會(huì)直接導(dǎo)致兩兩個(gè)不利結(jié)果果。第一，由由于物理約束束的數(shù)量增多多，適配器必必需全速運(yùn)轉(zhuǎn)轉(zhuǎn)，因此編譯譯時(shí)間明顯延延長(zhǎng)。第二，由由于目標(biāo)分區(qū)區(qū)的布局分散散在器件中，因因此結(jié)果質(zhì)量量會(huì)下降，有有時(shí)甚至非常常顯著。 帶有位位置分配的典典型器件平面面布置圖。 不帶有位位置分配的典典型器件平面面布置圖。利用Quarttus III早期時(shí)序估估算器的優(yōu)勢(shì)勢(shì)早期時(shí)序估算器器不必進(jìn)行完完整的設(shè)計(jì)編編譯，即可提提供準(zhǔn)確的設(shè)設(shè)計(jì)時(shí)序估算算。估算結(jié)果果平均在實(shí)際際設(shè)計(jì)性能的的11以內(nèi)。設(shè)設(shè)計(jì)人員可以以采用時(shí)序逼逼近平面布置

19、置圖編輯器來(lái)來(lái)查看該功能能生成的“布局估算”，識(shí)別出關(guān)關(guān)鍵通路，根根據(jù)需要加入入或修改平面面布置圖約束束。然后，早早期時(shí)序估算算器能夠迅速速評(píng)估平面布布置圖位置分分配或邏輯修修改的效果，對(duì)對(duì)設(shè)計(jì)變量進(jìn)進(jìn)行快速迭代代，幫助設(shè)計(jì)計(jì)人員找到最最佳方案。分區(qū)和平面布置置圖方案成功功的關(guān)鍵設(shè)計(jì)人員在為結(jié)結(jié)果生成平面面布置圖位置置分配之前，應(yīng)應(yīng)對(duì)結(jié)果進(jìn)行行比較，如果果不能符合以以下準(zhǔn)則，應(yīng)應(yīng)考慮采用其其他方案： 在設(shè)計(jì)分分區(qū)完成和生生成平面布置置圖位置分配配之后，不應(yīng)應(yīng)觀察到fMAX劣化。在在許多情況下下，允許fMAX略有增增加。 在設(shè)計(jì)分區(qū)區(qū)完成和生成成平面布置圖圖位置分配之之后，面積增增加不應(yīng)超過(guò)過(guò)5

20、。 布線階段段花費(fèi)的時(shí)間間不應(yīng)明顯增增加。如果布布線時(shí)間明顯顯增加，平面面布置圖位置置分配可能產(chǎn)產(chǎn)生了大量的的布線擁塞。為幫助修改和優(yōu)優(yōu)化每個(gè)分區(qū)區(qū)的位置分配配，設(shè)計(jì)人員員可采用Quuartuss II軟件件的時(shí)序逼近近平面布置圖圖來(lái)確定布線線擁塞的區(qū)域域。結(jié)論Altera Quarttus III編譯增強(qiáng)技技術(shù)顯著縮短短了設(shè)計(jì)迭代代時(shí)間，其性能保留留特性是前所所未有的，極極大的提高了了設(shè)計(jì)人員工工作效率。設(shè)設(shè)計(jì)人員采用用該技術(shù)每天天能夠進(jìn)行44至5次的高密度度FPGA設(shè)計(jì)計(jì)迭代，而采采用傳統(tǒng)編譯譯方法只能進(jìn)進(jìn)行1至2次迭代，設(shè)設(shè)計(jì)迭代時(shí)間間減少近700%，明顯縮縮短了全部開(kāi)開(kāi)發(fā)時(shí)間。編編譯增

21、強(qiáng)特性性實(shí)現(xiàn)的性能能保留功能使使設(shè)計(jì)人員能能夠以更少的的設(shè)計(jì)迭代，更更高效的達(dá)到到時(shí)序逼近復(fù)用器重構(gòu)降低低FPGA成成本摘要本文介紹了一種種新的能夠降降低FPGAA實(shí)際設(shè)計(jì)200成本的綜綜合算法。該該算法通過(guò)減減少?gòu)?fù)用器所所需查找表（LUT）的數(shù)量來(lái)實(shí)現(xiàn)。算法以效率更高的4:1復(fù)用器替代2:1復(fù)用器樹(shù)。算法性能關(guān)鍵在于尋找總線上出現(xiàn)的復(fù)用器數(shù)量。新的優(yōu)化方法占用一定的邏輯，這些邏輯由總線進(jìn)行分擔(dān)，從而減少了總線上每個(gè)比特位所需的邏輯。關(guān)鍵詞FPGA、復(fù)用用器、重構(gòu)、重重新編碼、總總線、邏輯優(yōu)優(yōu)化、綜合。1. 引言復(fù)用器是數(shù)據(jù)通通道常用的構(gòu)構(gòu)建模塊，被被廣泛應(yīng)用在在處理器11、處理器器總線、網(wǎng)絡(luò)

22、絡(luò)交換，甚至至是資源共享享的DSP設(shè)計(jì)中中。據(jù)估計(jì)，復(fù)復(fù)用器一般要要占用一個(gè)FFPGA設(shè)計(jì)計(jì)2 225%以上的的面積。因此此，優(yōu)化FPPGA設(shè)計(jì)的的關(guān)鍵在于怎怎樣優(yōu)化復(fù)用用器。本文介紹了一種種新的復(fù)用器器重構(gòu)算法，該該算法減小了了復(fù)用器在基基于4輸入查找表表（4-LUUT）FPGA體系系結(jié)構(gòu)中所占占用的面積?；鶞?zhǔn)測(cè)試結(jié)果果表明復(fù)用器器平均減少了了17%，在一一些設(shè)計(jì)中，4-LUT整體減少20%。2.1節(jié)闡述了了復(fù)用器是如如何由行為級(jí)級(jí)VHDL4或Verillog5代碼產(chǎn)生的的，2.2和2.3節(jié)闡述述復(fù)用器樹(shù)和和復(fù)用器總線線在設(shè)計(jì)中是是怎樣生成的的。2.4節(jié)說(shuō)明明這些結(jié)構(gòu)怎怎樣由4-LLUT實(shí)

23、現(xiàn)，闡闡述如何采用用兩個(gè)4-LLUT有效實(shí)實(shí)現(xiàn)一個(gè)4:1二進(jìn)制復(fù)復(fù)用器。第 REF _Ref97560363 r h * MEERGEFOORMAT 3節(jié)介紹了一一種叫做壓縮縮的新技術(shù)，該該技術(shù)附加一一些控制邏輯輯，將多個(gè)22:1復(fù)用器器重新組合為為有效的4:1復(fù)用器，從從而減少了為為總線上每一一個(gè)比特位實(shí)實(shí)現(xiàn)復(fù)用器所所需要的4-LUT數(shù)量量，所附加的的控制邏輯代代價(jià)由整個(gè)總總線來(lái)分擔(dān)。優(yōu)優(yōu)化復(fù)用器總總線是復(fù)用器器重構(gòu)算法的的核心。4.1節(jié)闡述復(fù)復(fù)用器重構(gòu)算算法如何構(gòu)建建設(shè)計(jì)中的復(fù)復(fù)用器樹(shù)總線線。 REF _Ref97605769 r h * MERGEEFORMAAT 4.22節(jié)的重構(gòu)方方法

24、用于執(zhí)行行 REF _Ref97605782 r h * MMERGEFFORMATT 4.3節(jié)中定定義的均衡算算法。均衡增增加了由壓縮縮生成的有效效4:1復(fù)用器器的數(shù)量。第5節(jié)總結(jié)了在在Alterra Quaartus II集成綜綜合中運(yùn)行的的整個(gè)算法。第第 REF _Ref97605805 r h * MMERGEFFORMATT 6節(jié)列出了來(lái)來(lái)自120個(gè)Alterra真實(shí)用戶戶設(shè)計(jì)實(shí)例的的基準(zhǔn)測(cè)試結(jié)結(jié)果，測(cè)試表表明面積減少少超過(guò)20%，平均節(jié)省省了4.2%。2. 背景知識(shí)2.1 復(fù)用器在在設(shè)計(jì)中是怎怎樣實(shí)現(xiàn)的行為級(jí)HDL設(shè)設(shè)計(jì)中的任何何條件代碼通通常會(huì)綜合為為復(fù)用器。本本節(jié)闡述兩個(gè)個(gè)最常

25、用的復(fù)復(fù)用器生成代代碼實(shí)例。圖1是VHDLL的case聲明明及其2:11復(fù)用器樹(shù)的的實(shí)現(xiàn)。采用用Verillog caase聲明的的“paralllel ccase”指令5可產(chǎn)生生相似的結(jié)果果。注意，并不是所所有的casse聲明將可可能的事件都都描述清楚，需需要依靠“defauult”或者“otherrs”條件來(lái)進(jìn)一一步說(shuō)明。在在這些情況下下，可以繼續(xù)續(xù)將casee聲明表征為為2:1復(fù)用器器樹(shù)，但是這這種樹(shù)結(jié)構(gòu)可可能達(dá)不到平平衡。 REF _Ref87828357 h * MERRGEFORRMAT 圖圖2顯示了“if-theen-elsse”聲明是怎樣樣產(chǎn)生一個(gè)22:1復(fù)用器器鏈的。Veri

26、llog的“?:”和非平行caases可同樣產(chǎn)生生相似的結(jié)構(gòu)構(gòu)。注意，復(fù)復(fù)用器鏈確保保如果第一個(gè)個(gè)if條件為“真”，將選擇“a”數(shù)據(jù)輸入，而而復(fù)用器其他他部分將被忽忽略。本文闡述的復(fù)用用器重構(gòu)算法法應(yīng)用于2:1復(fù)用器。綜綜合工具由行行為級(jí)代碼開(kāi)開(kāi)始通常會(huì)生生成較大的復(fù)復(fù)用器。較大大的復(fù)用器總總是被分解為為2:1復(fù)用器器樹(shù)，如何實(shí)實(shí)現(xiàn)這種分解解已經(jīng)超出本本文討論范圍圍。2.2 復(fù)用器樹(shù)樹(shù)設(shè)計(jì)中復(fù)用器之之間的饋入是是常見(jiàn)的現(xiàn)象象。例如，在一段HDLL代碼中，如如下面的 REF _Ref88915488 h * MERGEFORMAT * MERRGEFORRMAT 圖圖3所示，if-then-el

27、se聲聲明中含有ccase聲明明就會(huì)產(chǎn)生這這種現(xiàn)象。在復(fù)用器重構(gòu)算算法中，識(shí)別別出較大的復(fù)復(fù)用器樹(shù)對(duì)于于盡可能減少少面積是非常常重要的。2.3 復(fù)用器總總線VHDL信號(hào)或或Verillog線寬通通常會(huì)超過(guò)一一個(gè)比特位。當(dāng)當(dāng)采用if-then-else和和case聲明明時(shí)，將會(huì)生生成大量具有有不同數(shù)據(jù)輸輸入的相同復(fù)復(fù)用器樹(shù)，圖圖4是一個(gè)實(shí)例例。一組具有相同結(jié)結(jié)構(gòu)的復(fù)用器器稱(chēng)為復(fù)用器器樹(shù)總線。本文闡述的復(fù)用用器重構(gòu)技術(shù)術(shù)采用了新的的對(duì)整個(gè)復(fù)用用器總線進(jìn)行行優(yōu)化的方法法，它通過(guò)由由4.1節(jié)中進(jìn)進(jìn)一步闡述的的總線識(shí)別和和形成技術(shù)來(lái)來(lái)實(shí)現(xiàn)。2.4 復(fù)用器代價(jià)在許多情況下，每每個(gè)2:1復(fù)用器器都需要一個(gè)個(gè)

28、單獨(dú)的4-LUT。這這樣，圖1和圖2中的復(fù)用器器結(jié)構(gòu)都需要要三個(gè)4-LLUT。盡管管這些結(jié)構(gòu)控控制編碼不同同，但是它們們都具有4個(gè)不同的數(shù)數(shù)據(jù)輸入，因因此可以當(dāng)作作4:1復(fù)用器器。本節(jié)闡述述如何實(shí)現(xiàn)只只需要兩個(gè)44-LUT的的4:1復(fù)用器器。圖5是控制輸入入S0低電平時(shí)時(shí)，一個(gè)有效效的4:1復(fù)用器器是如何工作作的。4:11復(fù)用器由兩兩個(gè)鏈接在一一起的4-LLUT（陰影影框所示）構(gòu)構(gòu)成。每個(gè)44-LUT被被設(shè)置為含有有陰影框中的的邏輯功能。如如白框所示，復(fù)復(fù)用器含有四四個(gè)輸入a、b、c和d，以及兩個(gè)個(gè)控制輸入S0和S1。S0低電平時(shí)，低低位控制比特特S1在輸入c和d中進(jìn)行選擇擇，其結(jié)果通通過(guò)第二

29、個(gè)44-LUT，將將a或者b輸入旁路。圖6是控制輸入入S0高電平時(shí)時(shí)，一個(gè)有效的的4:1復(fù)用器器是如何工作作的。低位控控制比特S11旁路c和d輸入，直接接進(jìn)入第二個(gè)個(gè)4-LUTT，對(duì)a或者b輸入進(jìn)行選選擇，其結(jié)果果成為第二個(gè)個(gè)4-LUTT的輸出。第3節(jié)描述的壓壓縮算法采用用這種有效的的4:1復(fù)用器器，重新實(shí)現(xiàn)現(xiàn)復(fù)用器結(jié)構(gòu)構(gòu)，達(dá)到了減減小面積的目目的。3. 壓縮壓縮是將低效的的4:1復(fù)用器器實(shí)現(xiàn)轉(zhuǎn)換為為高效實(shí)現(xiàn)的的過(guò)程。復(fù)用用器重構(gòu)算法法的面積節(jié)省省由壓縮實(shí)現(xiàn)現(xiàn)。但是，在不同的的復(fù)用器表征征中進(jìn)行轉(zhuǎn)換換，通常需要要附加控制邏邏輯。實(shí)際上上，由于附加加邏輯結(jié)構(gòu)抵抵消了使用高高效復(fù)用器結(jié)結(jié)構(gòu)的優(yōu)勢(shì)，

30、這這種轉(zhuǎn)換很少少能夠產(chǎn)生真真正的面積節(jié)節(jié)省。而復(fù)用用器重構(gòu)算法法采用新穎的的將整個(gè)復(fù)用用器總線進(jìn)行行轉(zhuǎn)換的方法法，這樣，總總線上的多個(gè)個(gè)復(fù)用器可以以共享控制邏邏輯，因此，改改善后的復(fù)用用器結(jié)構(gòu)優(yōu)勢(shì)勢(shì)可通過(guò)總線線上的每個(gè)復(fù)復(fù)用器來(lái)實(shí)現(xiàn)現(xiàn)。圖7顯示了如何何將三個(gè)2:1復(fù)用器組組成的優(yōu)先級(jí)級(jí)鏈轉(zhuǎn)換為一一個(gè)4:1二進(jìn)制制復(fù)用器。假假設(shè)控制輸入入由不相關(guān)的的邏輯饋入，那那么這種轉(zhuǎn)換換至多需要兩兩個(gè)額外的44-LUT控控制邏輯。如如果最初的復(fù)復(fù)用器至少占占用三個(gè)4-LUT，而而4:1復(fù)用器器只需要兩個(gè)個(gè)即可實(shí)現(xiàn)，那那么這種轉(zhuǎn)換換將節(jié)省3寬度或者更更寬總線的面面積。圖8顯示了如何何將一組排列列成樹(shù)的2:1復(fù)

31、用器轉(zhuǎn)轉(zhuǎn)換為一個(gè)44:1復(fù)用器器。在這種情情況下，通過(guò)過(guò)仔細(xì)為4:1復(fù)用器選選擇編碼方式式，使S0在（A、B）和（C、D）之間進(jìn)行行選擇，限制制附加控制邏邏輯，只加入入最多一個(gè)44-LUT。此此時(shí)，這種轉(zhuǎn)轉(zhuǎn)換將節(jié)省22寬度或者更更寬總線的面面積。一般來(lái)講，任何何的三個(gè)2:1復(fù)用器組組都可以通過(guò)過(guò)圖7或圖8的方式轉(zhuǎn)換換為一個(gè)4:1復(fù)用器。但但是，這兩種種轉(zhuǎn)換必須在在寬度大于22的復(fù)用器總總線上進(jìn)行，以以減小所需44-LUT的的數(shù)量，實(shí)際際上，如果這這兩種轉(zhuǎn)換不不在總線上進(jìn)進(jìn)行，將沒(méi)有有意義?？偩€上2:1復(fù)復(fù)用器三聯(lián)重重新編碼是復(fù)復(fù)用器重構(gòu)算算法的核心。下下一節(jié)將闡述述形成數(shù)量最最多三聯(lián)的新新方法

32、。4. 復(fù)用器總線4.1 “庫(kù)”的構(gòu)造壓縮減小了其所所編碼的每一一個(gè)2:1復(fù)用器器三聯(lián)面積，因因此，壓縮應(yīng)應(yīng)用在較大的的復(fù)用器樹(shù)上上最有效。本本節(jié)闡述大型型復(fù)用器樹(shù)是是如何構(gòu)建的的。設(shè)計(jì)中所所有的總線都都將被存儲(chǔ)在在一種稱(chēng)為“庫(kù)”的數(shù)據(jù)結(jié)構(gòu)構(gòu)中。復(fù)用器樹(shù)采用下下面的方法構(gòu)構(gòu)建。設(shè)計(jì)中中所有2:11復(fù)用器以反反向深度順序序排列。這意意味著那些離離寄存器或者者輸出引腳最最近的復(fù)用器器將排在列表表前面。然后后從頭至尾掃掃描列表，尋尋找每一個(gè)22:1復(fù)用器器，如果其輸輸出僅與另一一個(gè)2:1復(fù)用器器相連，則將將該復(fù)用器和和與其相連的的復(fù)用器一起起加到復(fù)用器器樹(shù)中。否則則，將此2:1復(fù)用器作作為一個(gè)新復(fù)復(fù)

33、用器樹(shù)的首首復(fù)用器。以以此方式來(lái)構(gòu)構(gòu)建的復(fù)用器器樹(shù)含有最大大數(shù)量的復(fù)用用器。如果復(fù)用器樹(shù)中中復(fù)用器的所所有數(shù)據(jù)輸入入均不是由同同一個(gè)樹(shù)中其其他的2:11復(fù)用器饋入入，則稱(chēng)此復(fù)復(fù)用器為初級(jí)級(jí)輸入（對(duì)整整個(gè)樹(shù)而言）。一旦所有的復(fù)用用器樹(shù)已經(jīng)形形成，則將其其合并成總線線。如果兩個(gè)個(gè)復(fù)用器樹(shù)要要并入同一個(gè)個(gè)總線，它們們必須具有相相同的結(jié)構(gòu)，即即，2:1復(fù)用器器的排列相同同，并且每個(gè)個(gè)都有完全一一致的控制輸輸入。這可以以通過(guò)根據(jù)復(fù)復(fù)用器結(jié)構(gòu)，對(duì)對(duì)所有復(fù)用器器樹(shù)列表排序序來(lái)實(shí)現(xiàn)，在在列表中將結(jié)結(jié)構(gòu)相同的樹(shù)樹(shù)靠近排列?？偪偩€可直接由由結(jié)構(gòu)相同的的樹(shù)構(gòu)成。通過(guò)規(guī)則選取來(lái)來(lái)實(shí)現(xiàn)總線寬寬度最大化。寬寬總線可以將將

34、由壓縮引入入的控制邏輯輯開(kāi)銷(xiāo)降低到到最小。4.2 重構(gòu) REF _Ref97605782 r h * MERRGEFORRMAT 44.3節(jié)描述述均衡方法，該該方法能夠使使壓縮得到的的面積減小最最大化。均衡衡建立在重構(gòu)構(gòu)的基礎(chǔ)上，其其概念由本節(jié)節(jié)給出。通過(guò)2:1復(fù)用用器所饋入的的一個(gè)2:11復(fù)用器，重重構(gòu)移動(dòng)該復(fù)復(fù)用器及其一一個(gè)輸入。圖圖9顯示了陰影影復(fù)用器與其其“f”輸入的重構(gòu)構(gòu)。為保持原原始復(fù)用器總總線的功能，需需要附加一些些控制邏輯。這這些控制邏輯輯同樣可以由由總線上的每每一個(gè)復(fù)用器器樹(shù)來(lái)分擔(dān)。圖9中，重新編編碼邏輯(cc6 ANDD (NOTT c3)必須確保當(dāng)當(dāng)c1、c3為“假”而c

35、6為“真”時(shí)，選擇輸輸入“f”（與轉(zhuǎn)換前前的情況一致致）。同樣，當(dāng)當(dāng)c1、c3、c6為“假”時(shí)，選擇輸輸入“g”，即(c6 AND (NOT cc3)也是是“假”。重構(gòu)轉(zhuǎn)換將選中中的復(fù)用器進(jìn)進(jìn)一步向復(fù)用用器樹(shù)頂端移移動(dòng)。因此，不斷重復(fù)重重構(gòu)轉(zhuǎn)換，可可以將任意位位置的復(fù)用器器向頂端移動(dòng)動(dòng)。4.3 均衡壓縮通過(guò)轉(zhuǎn)換22:1復(fù)用器器三聯(lián)，能夠夠減少實(shí)現(xiàn)復(fù)復(fù)用器總線所所需的4-LLUT數(shù)量。但但是，如果不不進(jìn)行復(fù)用器器樹(shù)重構(gòu)，有有些結(jié)構(gòu)是不不可能得到最最佳三聯(lián)分組組的。例如，無(wú)無(wú)法將圖100中所有的2:1復(fù)用器進(jìn)進(jìn)行分組，這這是因?yàn)槊恳灰环N可能的分分組都將會(huì)剩剩余一個(gè)2:1復(fù)用器而而無(wú)法處理。均衡的目

36、的在于于通過(guò)最少的的重構(gòu)得到最最佳的壓縮。對(duì)對(duì)于圖10的例子，可可以采用圖111所示的方方法，得到兩兩組2:1復(fù)用器器三聯(lián)。均衡算法由圖112的遞歸定定義。由首復(fù)復(fù)用器開(kāi)始，算算法首先均衡衡復(fù)用器樹(shù)左左面和右面數(shù)數(shù)據(jù)輸入。均均衡返回還沒(méi)沒(méi)有連接為三三聯(lián)的2:11復(fù)用器的數(shù)數(shù)量。均衡確確保形成盡可可能多的三聯(lián)聯(lián)，這樣只會(huì)會(huì)剩余一個(gè)或或者兩個(gè)2:1復(fù)用器，甚甚至沒(méi)有剩余余。Balancee( m ) if (is_a_ muultipllexer (m) num_mmuxes = 1; / Countt thiss mux num_mmuxes += Baalancee(m。left); num_

37、mmuxes += Baalancee(m。rightt); if (nnum_muuxes = 3) if (num_muxess = 44) Applly traansforrmatioon shoown inn Figuure 133; eelse iif (nuum_muxxes = 5) Applly traansforrmatioon shoown inn Figuure 144; numm_muxees = nnum_muuxes 3; returrn numm_muxees; else retuurn 0; / primmary iinput: 0 muuxes圖12: 均衡算

38、法法均衡中的任何階階段，都需要要對(duì)1到5個(gè)2:1復(fù)用器器進(jìn)行均衡（從從左側(cè)分支開(kāi)開(kāi)始最多兩個(gè)個(gè)，從右側(cè)分分支開(kāi)始為兩兩個(gè)，還要算算上當(dāng)前的22:1復(fù)用器器本身）。11或2個(gè)復(fù)用器不不會(huì)形成更多多的三聯(lián)，而而3個(gè)復(fù)用器總總是能夠形成成三聯(lián)。4或5個(gè)復(fù)用器則則需要進(jìn)行重重構(gòu)，以免剩剩余無(wú)法處理理的復(fù)用器，這這種重構(gòu)方法法在圖13和圖14中示出。5. 算法總結(jié)本文引入了復(fù)用用器樹(shù)總線概概念，描述了了可用來(lái)提高高壓縮性能的的均衡方法，壓壓縮以效率更更高的4:11復(fù)用器來(lái)替替代2:1復(fù)用器器三聯(lián)。圖115顯示了全全部復(fù)用器重重構(gòu)算法。Convertt_ Mulltipleexers_to_2:1s (

39、)Form_Muultipllexer_Treess( )Merge_MMultipplexerr_Treees_intto_Bussses( )Foreachh bus Balancee(bus) / (Minimmally rearrrange 2:1 iinto ttriplees)Compresss(buss) / (Convvert 22:1 trripless intoo effiicientt 4:1s) 圖15: 復(fù)用器重重構(gòu)算法復(fù)用器重構(gòu)算法法性能依賴于于對(duì)較大復(fù)用用器樹(shù)總線的的識(shí)別。由于于復(fù)用器重構(gòu)構(gòu)算法在整個(gè)個(gè)總線上分擔(dān)擔(dān)控制邏輯，因因此，總線越越寬，壓縮的的效果就越明明

40、顯。優(yōu)化會(huì)會(huì)減小復(fù)用器器樹(shù)間的相似似性，從而減減小所尋找的的總線寬度，因因此在復(fù)用器器重構(gòu)之前，應(yīng)應(yīng)盡量避免優(yōu)優(yōu)化。復(fù)用器重構(gòu)以分分解大的復(fù)用用器為2:11復(fù)用器開(kāi)始始。設(shè)計(jì)中所所有2:1復(fù)用器器都用于形成成4.1節(jié)所描描述的復(fù)用器器樹(shù)。結(jié)構(gòu)相相似的復(fù)用器器樹(shù)然后合并并形成4.11節(jié)中的總線線結(jié)構(gòu)。算法的主要部分分依次優(yōu)化每每一個(gè)總線。均均衡將2:11復(fù)用器重新新排列為三聯(lián)聯(lián)，這樣在壓壓縮階段，每個(gè)三三聯(lián)能夠重新新編碼為效率率更高的4:1復(fù)用器6. 結(jié)果本文所闡述的算算法已經(jīng)集成成到Alteera Quuartuss II 44.2綜合軟軟件中。 REF _Ref88915936 * MERRGEFORRMAT 圖圖16顯示120個(gè)真實(shí)實(shí)用戶設(shè)計(jì)中中，Alteera基準(zhǔn)測(cè)測(cè)試的面積減減小結(jié)果。結(jié)果表明，一些些設(shè)計(jì)所需的的LU