Verilog語言的基本語法規(guī)則

1、 2.3.1 Verilog語言的基本語法規(guī)則 2.3.2 變量的數(shù)據(jù)類型 2.3.3 Verilog程序的基本結(jié)構(gòu) 2.3.4 邏輯功能的仿真與測(cè)試2.3 硬件描述語言Verilog HDL基礎(chǔ)硬件描述述語言HDL(HardwareDescriptionLanguag)類似于高高級(jí)程序序設(shè)計(jì)語語言.它是一種種以文本本形式來來描述數(shù)數(shù)字系統(tǒng)統(tǒng)硬件的的結(jié)構(gòu)和和行為的的語言,用它可以以表示邏邏輯電路路圖、邏邏輯表達(dá)達(dá)式，復(fù)復(fù)雜數(shù)字字邏輯系系統(tǒng)所的的邏輯功功能。HDL是高層次次自動(dòng)化化設(shè)計(jì)的的起點(diǎn)和和基礎(chǔ).2.3硬件描述述語言VerilogHDL基礎(chǔ)計(jì)算機(jī)對(duì)對(duì)HDL的處理:邏輯綜合合是指從HDL描述

2、的數(shù)數(shù)字邏輯輯電路模模型中導(dǎo)導(dǎo)出電路路基本元元件列表表以及元元件之間間的連接接關(guān)系（常稱為為門級(jí)網(wǎng)網(wǎng)表）的的過程。類似對(duì)對(duì)高級(jí)程程序語言言設(shè)計(jì)進(jìn)進(jìn)行編譯譯產(chǎn)生目目標(biāo)代碼碼的過程程.產(chǎn)生門級(jí)級(jí)元件及及其連接接關(guān)系的的數(shù)據(jù)庫庫，根據(jù)據(jù)這個(gè)數(shù)數(shù)據(jù)庫可可以制作作出集成成電路或或印刷電電路板PCB。邏輯仿真真是指用計(jì)計(jì)算機(jī)仿仿真軟件件對(duì)數(shù)字字邏輯電電路的結(jié)結(jié)構(gòu)和行行為進(jìn)行行預(yù)測(cè).仿真器對(duì)對(duì)HDL描述進(jìn)行行解釋，以文本本形式或或時(shí)序波波形圖形形式給出出電路的的輸出。在仿真真期間如如發(fā)現(xiàn)設(shè)設(shè)計(jì)中存存在錯(cuò)誤誤，就再再要對(duì)HDL描述進(jìn)行行及時(shí)的的修改。2.3.1Verilog語言的基基本語法法規(guī)則為對(duì)數(shù)字字電路

3、進(jìn)進(jìn)行描述述（常稱稱為建模模），Verilog語言規(guī)定定了一套完完整的語語法結(jié)構(gòu)構(gòu)。1間隔符:Verilog的間隔符符主要起起分隔文文本的作作用，可可以使文文本錯(cuò)落落有致，便于閱閱讀與修修改。間隔符包包括空格格符（b）、TAB鍵（t）、換行符（n）及換頁符符。2注釋符:注釋只是是為了改改善程序序的可讀讀性，在在編譯時(shí)時(shí)不起作作用。多行注釋釋符(用于寫多多行注釋釋):/*-*/；單行注釋釋符:以/開始到行行尾結(jié)束束為注釋釋文字。為了表示示數(shù)字邏邏輯電路路的邏輯輯狀態(tài)，Verilog語言規(guī)定定了4種基本的的邏輯值值。 0邏輯0、邏輯假 1邏輯1、邏輯真 x或X不確定的值（未知狀態(tài)） z或Z高阻態(tài)標(biāo)

4、識(shí)符:給對(duì)象（如模塊塊名、電電路的輸輸入與輸輸出端口口、變量量等）取取名所用用的字符符串。以以英文字字母或下下劃線開開始如，clk、counter8、_net、bus_A。關(guān)鍵詞:是Verilog語言本身身規(guī)定的的特殊字字符串，用來定定義語言言的結(jié)構(gòu)構(gòu)。例如如，module、endmodule、input、output、wire、reg、and等都是關(guān)關(guān)鍵詞。關(guān)鍵詞都都是小寫寫，關(guān)鍵詞不不能作為為標(biāo)識(shí)符符使用。4邏輯值集集合3標(biāo)識(shí)符和和關(guān)鍵詞詞5常量及其其表示實(shí)數(shù)型常常量十進(jìn)制記數(shù)法 如： 0.1、2.0、5.67科學(xué)記數(shù)法 如: 23_5.1e2、5E4 23510.0、 0.0005Ver

5、ilog允許用參參數(shù)定義義語句定定義一個(gè)個(gè)標(biāo)識(shí)符符來代表表一個(gè)常常量，稱稱為符號(hào)號(hào)常量。定義的的格式為為：parameter參數(shù)名1常量表表達(dá)式1，參數(shù)名名2常量表表達(dá)式2，；如parameterBIT=1,BYTE=8,PI=3.14;6字符串:字符串是雙撇號(hào)內(nèi)的字符序列常量十進(jìn)制數(shù)的形式的表示方法:表示有符號(hào)常量例如：30、2帶基數(shù)的形式的表示方法: 表示常量格式為：整數(shù)型例如：3b101、5o37、8he3，8b1001_00112.3.2變量的數(shù)數(shù)據(jù)類型型1線網(wǎng)類型型:是指輸出出始終根根據(jù)輸入入的變化化而更新新其值的的變量,它一般指指的是硬硬件電路路中的各各種物理理連接.例:wireL

6、;/將上述電電路的輸輸出信號(hào)號(hào)L聲明為網(wǎng)網(wǎng)絡(luò)型變變量wire 7:0 databus;/聲明一個(gè)個(gè)8-bit寬的網(wǎng)絡(luò)絡(luò)型總線線變量常用的網(wǎng)絡(luò)類型由關(guān)鍵詞wire定義wire型變量的定義格式如下：wire n-1:0 變量名1，變量名2，變量名n；變量寬度例:網(wǎng)絡(luò)型變量L的值由與門的驅(qū)動(dòng)信號(hào)a和b所決定，即La&b。a、b的值發(fā)生變化，線網(wǎng)L的值會(huì)立即跟著變化。 & b a L 寄存器型型變量對(duì)對(duì)應(yīng)的是是具有狀狀態(tài)保持持作用的的電等路路元件,如觸發(fā)器器寄存器器。寄存存器型變變量只能能在initial或always內(nèi)部被賦賦值。2、寄存器型型寄存器類型功能說明reg常用的寄存器型變量integer

7、32位帶符號(hào)的整數(shù)型變量real64位帶符號(hào)的實(shí)數(shù)型變量，time64位無符號(hào)的時(shí)間變量4種寄存器類類型的變變量例：regclock；/定義一個(gè)個(gè)1位寄存器器變量reg3:0counter;/定義一個(gè)個(gè)4位寄存器變變量抽象描述,不對(duì)應(yīng)具體硬件2、每個(gè)模塊塊先要進(jìn)進(jìn)行端口口的定義義，并說說明輸入入（input)和輸出（output),然后對(duì)模模塊功能能進(jìn)行描描述。2.3.3Verilog程序的基基本結(jié)構(gòu)構(gòu)Verilog使用大約約100個(gè)預(yù)定義義的關(guān)鍵鍵詞定義義該語言言的結(jié)構(gòu)構(gòu)1、VerilogHDL程序由模塊構(gòu)成成。每個(gè)個(gè)模塊的的內(nèi)容都都是嵌在在關(guān)鍵詞詞module和endmodule兩個(gè)語句句

8、之間。每個(gè)模模塊實(shí)現(xiàn)現(xiàn)特定的的功能。3、除了endmodule語句外，每個(gè)語語句后必必須有分分號(hào)。4、可以用/*-*/和/.對(duì)VerilogHDL程序的任任何部分分做注釋釋。模塊定義義的一般般語法結(jié)結(jié)構(gòu)如下下：端口類型說明電路結(jié)構(gòu)描述模塊名數(shù)據(jù)類型型說明例用用結(jié)構(gòu)描描述方式式建立門門電路Verloger模型/Gate-leveldescriptionofsimple circuitmodulemux2to1(a, b,sel, out);inputa,b,sel;/定義輸入入信號(hào)outputout;/定義輸出出信號(hào)wireselnot, a1,b1; /定義內(nèi)部部節(jié)點(diǎn)信信號(hào)數(shù)據(jù)據(jù)類型/下面對(duì)電電路的邏邏輯功能能進(jìn)行描描述notU1(selnot,sel);andU2(a1,a,selnot);andU3(b1,b,sel);orU4(out, a1,b1);endmodule2.3.4邏輯功能能的仿真真與測(cè)試試邏輯電路路的設(shè)計(jì)計(jì)塊完成成后，就就要測(cè)試試這個(gè)