第3節(jié)veriloghdl語言數(shù)據(jù)類型和運(yùn)算符

1、3 節(jié) VerilogHDL 語言的數(shù)據(jù)類型和運(yùn)VerilogHDL 語言數(shù)據(jù)類型運(yùn)算需要注意的是，VerilogHDL定義了一系列保留字，叫作關(guān)鍵字，具體資料可查閱相關(guān)標(biāo)標(biāo)志符首字母大寫。例如：標(biāo)志符 if（關(guān)鍵字）與標(biāo)志符 IF 是不同的。數(shù)據(jù)類型用來表示數(shù)字電路硬件中的數(shù)據(jù)和傳送元素。VerilogHDL中總共有19種wire輸出信號類型默認(rèn)為wire 型。wire 型信號可以用做方程式的輸入，也可以用做“assign” wire9:0a,bca,bc10的wirewirereg寄存器的值，其作用相當(dāng)于改變觸發(fā)器器的值。reg 型數(shù)據(jù)常用來表示 always模塊內(nèi)的指定信號，代表觸發(fā)器。

2、通常在設(shè)計(jì)中要由always模塊通過使用行為描述語句符的右端變量必須是reg 型。 reg 9:0 a, b, c; / a, b, c 都是位寬為 10 的寄存器regreg型數(shù)據(jù)的缺省值是未知的。regreg型數(shù)據(jù)是一4reg型數(shù)據(jù) 器數(shù)組。數(shù)組中的每一個(gè)單元通過一個(gè)整數(shù)索引進(jìn)行尋址。memory 型通過擴(kuò)展reg 型regn-1:0 器名m-寬的寄存器；器后面的m-1:0則定義了器的大小，即該器中有多少個(gè)這樣reg15:0ROMA圍是 0 到 8。memory型和reg型數(shù)據(jù)的定義比較接近，但二者還是有很大區(qū)別的。例如，一個(gè)由n 個(gè)1 位寄存器構(gòu)成的器是不同于一個(gè) n 位寄存器的。reg

3、n-10rega; / 一個(gè)nregmembn-1:0;/ 一個(gè)由n個(gè)1位寄存器構(gòu)成的器一個(gè)n位的寄存器可以在一條賦值語句中直接進(jìn)行賦值，而一個(gè)完整的器rega0; / memb=0; / 賦 memb01memeb01。 reg 3:0 Xrom 4:1;Xrom1= Xrom2= Xrom3= Xrom4= parameter 參數(shù)名 1 = 數(shù)據(jù)名 1; parameter s1 = 1; parameter3:0S0=4h0, 用在整數(shù)和實(shí)數(shù)中，沒有實(shí)際意義，只是為了提高可讀性。例如：56 等效于 5_6。 -46 十進(jìn)制數(shù)-例如，32610000070100000，這里最0表示符號位

4、；-15在5位二進(jìn)制中的形式為10001，最1表示符號位，在6位二進(jìn)制中為 110001，最 1 為符號擴(kuò)展位。長度235.12e2 5e-4 為字符串“counter”，變量需要 位。reg1:8*7Char; Char=其功能分為下列 9 類：* 乘法運(yùn)算符，如 除法運(yùn)算符，如 12%40 -15%21 結(jié)果取第一個(gè)數(shù)的符號，所以余數(shù)為- X。線網(wǎng)型變量位寬 assign延時(shí)量) = 賦值表達(dá)式;wireassigna=wire a, b; assigna=b;wire 7:0 a, b; assign a = b;wire7:0a,assigna3=wire7:0a,assigna3:0

5、=wire a, b; assignc=a 過程賦值語句只能對寄存器類型的變量（reg、integer、real和time）進(jìn)行操作，經(jīng)過賦reg、integer、real和time型變量（矢量和標(biāo)量2-2 給出一個(gè)過程賦值的例子。reg c; c= = =2)?1:(a0)?2: 或以及非操作，總共有 7 種位邏輯運(yùn)算符： & | & | 較短的數(shù) 補(bǔ)零，然后進(jìn)行對應(yīng)位運(yùn)算，使輸出結(jié)果的長度與位寬較長的操作數(shù)長s1=var =ce1& 位相當(dāng)于除 2。其使用格式為：s1N; s1且都用 0 來填補(bǔ)移出的空位。為 20=16+4，所以可以通過 s14+s12 來實(shí)現(xiàn)。s1, s2, ,例 2-3 給出拼接符的 Veril