半導(dǎo)體器件物理-MOSFET3公開(kāi)課一等獎(jiǎng)省優(yōu)質(zhì)課大賽獲獎(jiǎng)?wù)n件

西安電子科技大學(xué)XIDIDIANUNIVERSITY第四章MOS場(chǎng)效應(yīng)晶體管非理想效應(yīng)/10/101場(chǎng)效應(yīng)器件物理4.3MOSFET亞閾值電流:定義/10/10亞閾值電流理想MOSFET：ID=0實(shí)際MOSFET：存在亞閾值電流Idsub亞閾區(qū)，VGS稍小于VT，表面勢(shì)：半導(dǎo)體表面處于弱反型區(qū)弱反型溝道，形成亞閾值電流IDsubIDsub形成機(jī)制？√/10/104.3MOSFET亞閾值電流:形成機(jī)制n溝道MOSFET堆積狀態(tài)：勢(shì)壘很高→電子無(wú)

法躍過(guò)→無(wú)法形成表面電流弱反型狀態(tài)：勢(shì)壘較低→電子有一定幾率越過(guò)勢(shì)壘→形成亞閾值電流強(qiáng)反型狀態(tài)：勢(shì)壘極低→大量電子越過(guò)勢(shì)壘→形成溝道電流襯底0勢(shì)能參考點(diǎn)4.3MOSFET亞閾值電流:對(duì)器件影響亞閾電流表示式:ID與VGS相關(guān)，且隨VGS指數(shù)增加，若VDS>4（kT/e），最終括號(hào)部分快要似等于1，IDsub近似與VDS>無(wú)關(guān)/10/10半對(duì)數(shù)坐標(biāo)中亞閾電流與VGS之間展現(xiàn)直線

4.3MOSFET亞閾值電流:對(duì)器件影響/10/10亞閾值擺幅S（Subthresholdswing）：漏電流減小一個(gè)數(shù)量級(jí)所需柵壓改變量，S=dVGS/d(lgIDsub)S也是半對(duì)數(shù)亞閾特征曲線斜率倒數(shù)兩點(diǎn)法求斜率：(VGS=VT,Ion)，(VGS0,10-10(Ioff)）k=(lgIon-lgIoff)/(VT–VGS0),

S=1/kS小好？大好？Ion變?yōu)镮off，器件關(guān)斷k越大（S越?。琕GS降低能快速關(guān)斷器件S是量化MOS管怎樣隨柵壓快速關(guān)斷參數(shù)亞閾值擺幅S影響原因S∝(Cox+Cdep+Cit)/Cox；Cit:界面陷阱電容減薄柵氧厚度（Cox增大）、降低襯底摻雜（Cdep減小）、減小表面陷阱密度（Cit減?。?/p>

4.3MOSFET亞閾值電流:對(duì)器件影響/10/10開(kāi)關(guān)特征變差：VGS略低于VT時(shí)，理論上器件關(guān)閉因?yàn)榇嬖趤嗛撾娏鳎骷o(wú)法正常關(guān)閉。靜態(tài)功耗增加：CMOS電路，總有MOS管處于截止態(tài)，若VGS只是稍低于VT，理論器件截止，靜態(tài)功耗為0。但I(xiàn)Dsub存在，靜態(tài)功耗增大。IDsub只有納安到微安量級(jí)。但大規(guī)模IC中包含有上千萬(wàn)甚至數(shù)億個(gè)器件，總IDsub可能到達(dá)數(shù)個(gè)安培.減小IDsub影響辦法增大COX，減小亞閾值擺幅，使器件能夠快速關(guān)斷提升關(guān)斷/待機(jī)狀態(tài)下器件閾值電壓VT：經(jīng)過(guò)襯底和源之間加反偏，使VT增加，從而使VGS<<VT.VGS下器件脫離弱反型，處于耗盡區(qū)，無(wú)IDsub，靜態(tài)功耗大幅降低4.3MOSFET亞閾值電流應(yīng)用/10/10亞域區(qū)利用：VGS比VT小，存在Idsub,，可認(rèn)為器件導(dǎo)通與正常導(dǎo)通相比，ID小，功耗小。亞域區(qū)內(nèi)柵壓變，Idsub變，可實(shí)現(xiàn)放大低壓低功耗電路中能夠使器件工作在亞閾區(qū)。利用亞閾特征進(jìn)行微弱信號(hào)放大應(yīng)用研究正得到越來(lái)越大重視/10/104.3MOSFET溝道長(zhǎng)度調(diào)制效應(yīng):機(jī)理理想長(zhǎng)溝：L`≈L，導(dǎo)電溝道區(qū)等效電阻近似不變，飽和區(qū)電流飽和實(shí)際器件(短溝)：L`<L，導(dǎo)電溝道區(qū)等效電阻減小，ID增加,——溝道長(zhǎng)度調(diào)制效應(yīng)/10/104.3MOSFET溝道長(zhǎng)度調(diào)制效應(yīng):模型溝道長(zhǎng)度調(diào)制效應(yīng)系數(shù)：不是一個(gè)常數(shù)，和溝長(zhǎng)相關(guān)：放大應(yīng)用時(shí)，影響電壓放大倍數(shù)參數(shù)：飽和區(qū)輸出電阻模擬放大電路MOSFET器件溝道長(zhǎng)度，普通較大：Ro大數(shù)字集成電路MOSFET溝長(zhǎng)，普通取工藝允許最小值：速度快、面積小、功耗低利用前面ΔL模型得出I-V公式，繁瑣不易計(jì)算,不適合于器件模型考慮溝道長(zhǎng)度調(diào)制效應(yīng)IV慣用表示式：電流伴隨VDS升高而上升/10/104.3MOSFET遷移率改變溝道中電場(chǎng)由VDS形成沿溝道方向電場(chǎng)分量由VG形成與溝道垂直方向電場(chǎng)分量對(duì)載流子遷移率影響，伴隨電場(chǎng)增強(qiáng)，變得都不可忽略/10/104.3MOSFET遷移率改變:縱向電場(chǎng)影響(1)

表面散射：表面電荷散射和

表面不平整散射/10/104.3MOSFET遷移率改變:縱向電場(chǎng)影響(2)表面遷移率（記為μeff）與反型層中垂直方向電場(chǎng)Eeff關(guān)系：μ0和E0為試驗(yàn)曲線擬合參數(shù)μ0為低場(chǎng)表面遷移率E0為遷移率退化時(shí)臨界電場(chǎng)Eeff反型層中全部電子受到平均電場(chǎng)，與tox關(guān)系不顯著，取決于氧化層下方電荷：μeff受溫度影響大：晶格散射/10/104.3MOSFET遷移率改變:縱向電場(chǎng)影響(3)VGS增加，反型層電荷有效遷移率降低，漏電流、跨導(dǎo)隨柵壓增加而增加趨勢(shì)變緩對(duì)漏電流、跨導(dǎo)影響/10/104.3MOSFET遷移率改變:Si情形臨界電場(chǎng)強(qiáng)度飽和漂移速度E較低時(shí)，μ為常數(shù)，半導(dǎo)體載流子漂移速度與溝道方向電場(chǎng)正比E較高時(shí)，到達(dá)一臨界電場(chǎng)EC時(shí)，載流子漂移速度將到達(dá)飽和速度vSat,使載流子μ下降/10/104.3MOSFET遷移率改變:縱向電場(chǎng)影響(2)有效遷移率（記為μ）慣用經(jīng)驗(yàn)公式：載流子速度飽和，VDS↑,載流子v不變,電流飽和：若μ為常數(shù)，VDS↑，E↑,v↑，直到漏端夾斷，發(fā)生夾斷飽和速度飽和時(shí)，器件還未發(fā)生夾斷飽和，

屬于提前飽和，/10/104.3MOSFET遷移率改變:速度飽和效應(yīng)

飽和漏源電流與柵壓成線性關(guān)系飽和區(qū)跨導(dǎo)與偏壓及溝道長(zhǎng)度無(wú)關(guān)截止頻率與柵壓無(wú)關(guān)4.3MOSFET遷移率改變:速度飽和效應(yīng)

VGS－VT<0：弱反型區(qū)，ID與VGS指數(shù)關(guān)系(較小)，gm與VGS指數(shù)關(guān)系VGS－VT>0(較小)：強(qiáng)反型區(qū)，器件易發(fā)生夾斷飽和，ID與VGS平方關(guān)系，中電流，gm與VGS線性關(guān)系VGS－VT>0(很大)：器件極難發(fā)生夾斷飽和，易發(fā)生速度飽和，大電流，但跨導(dǎo)飽和。模擬放大電路設(shè)計(jì)中：放大用MOSFET防止工作在速度飽和區(qū)，因?yàn)榭鐚?dǎo)不變，消耗電流（功耗）卻在增加,靠近就OK，使gm較大/10/10/10/104.3MOSFET閾值電壓修正：

VT與L、W相關(guān)性漏、源區(qū)擴(kuò)散結(jié)深rj表面空間電荷區(qū)厚度xdTn溝道MOSFET短溝道長(zhǎng)溝道n溝道MOSFET窄溝道寬溝道/10/104.3MOSFET閾值電壓修正：

VT隨L改變利用電荷共享模型分析（實(shí)際MOSFET）：源襯結(jié)和漏襯結(jié)耗盡層向溝道區(qū)擴(kuò)展耗盡層內(nèi)近S/D區(qū)部分體電荷電力線中止于源漏區(qū)近似認(rèn)為：左右下方兩個(gè)三角形內(nèi)耗盡層電荷在VDB、VSB下產(chǎn)生，只梯形內(nèi)空間電荷由VGS控制產(chǎn)生。理想情況（長(zhǎng)溝器件）：兩側(cè)三角形內(nèi)空間電荷量相對(duì)少，近似柵氧下方耗盡層電荷都是在VGS控制產(chǎn)生實(shí)際情況（短溝器件）：兩側(cè)三角形內(nèi)空間電荷量相對(duì)增加，實(shí)際需VGS控制產(chǎn)生電荷降低，VT減小/10/104.3MOSFET閾值電壓修正：

VT隨L改變溝道越短，由柵控制耗盡層電荷面電荷密度越小，VT越小/10/104.3MOSFET閾值電壓修正：

VT隨W改變MOSFET半導(dǎo)體表面耗盡層在寬度方向?qū)⒋嬖跈M向展寬現(xiàn)象中間矩形和兩側(cè)空間電荷均在VGS作用下產(chǎn)生理想情況(寬溝器件)：兩側(cè)空間電荷量相對(duì)少，可忽略，只中間矩形內(nèi)耗盡層電荷需要柵壓產(chǎn)生實(shí)際情況(窄溝器件)：兩側(cè)空間電荷量相對(duì)多，不可忽略，閾值反型點(diǎn)需VGS產(chǎn)生耗盡層電荷增多，VT增大沿溝寬W器件剖面圖/10/104.3MOSFETVT隨W改變:表面電荷若柵邊緣處耗盡層擴(kuò)展相等，均為耗盡層最大厚度XdT，則兩側(cè)為1/4圓溝道越窄，由柵控制耗盡層電荷面電荷密度越大，VT越大經(jīng)過(guò)離子注入技術(shù)向溝道區(qū)注入雜質(zhì)調(diào)整VT，改變了氧化層附近襯底N。離子注入技術(shù)是微電子工藝中一個(gè)主要摻雜技術(shù)，也是控制MOSFET閾值電壓一個(gè)主要伎倆。離子注入優(yōu)點(diǎn)是能準(zhǔn)確控制雜質(zhì)總劑量、深度分布和面均勻性，而且是低溫工藝（可預(yù)防原來(lái)雜質(zhì)再擴(kuò)散等），同時(shí)可實(shí)現(xiàn)自對(duì)準(zhǔn)技術(shù)（以減小電容效應(yīng)）。/10/104.3MOSFET離子注入調(diào)整VT:原理p型半導(dǎo)體表面注入受主雜質(zhì)Na（如B）→半導(dǎo)體表面凈摻雜濃度↑→表面更難以反型→VT↑/10/104.3MOSFET離子注入調(diào)整VT:原理受主注入劑量（單位面積注入離子數(shù)）注入前閾值電壓p型半導(dǎo)體表面注入施主雜質(zhì)Nd（如P）→半導(dǎo)體表面凈摻雜濃度↓→表面更輕易反型→VT↓施主注入劑量（單位面積注入離子數(shù)）公式前提：全部注入雜質(zhì)，都參加改變VT實(shí)際情況？？/10/104.3MOSFET離子注入調(diào)整VT:注入雜質(zhì)分布注入后平均摻雜濃度注入前摻雜濃度注入深度給定劑量Di后，對(duì)VT影響量與雜質(zhì)注入到S后分布函數(shù)相關(guān)Delta函數(shù)型分布階躍函數(shù)型分布高斯函數(shù)型分布:更靠近實(shí)際情況，分析較復(fù)雜XI<XdT,XI>XdT,VT利用NS求出注入深度單位面積注入離子數(shù)DIXdT：注入后最大耗盡層厚度/10/104.3MOSFETMOSFETIC發(fā)展若尺寸縮小30％，則

柵延遲降低30％，工作頻率增加43％

單位面積晶體管數(shù)目加倍

每次切換所需能量降低65％，節(jié)約功耗50％MOSFETIC發(fā)展趨勢(shì)：0.25um→0.18um→0.13um→90nm→60nm→45nm→32nm→22nm→16nm，每一代工藝L→kL，k≈0.7，尺寸縮小好處：提升集成度：一樣功效所需芯片面積更小提升功效：一樣面積可實(shí)現(xiàn)更多功效降低成本：?jiǎn)喂艹杀窘档透倪M(jìn)性能：速度加緊，單位功耗降低完全按（恒定電場(chǎng)）百分比縮小(FullScaling)尺寸與電壓按一樣百分比縮小電場(chǎng)強(qiáng)度保持不變最為理想，但難以實(shí)現(xiàn)（器件閾值電壓不能按百分比縮?。?10/104.3MOSFET縮小方式恒壓按百分比縮小(FixedVoltageScaling)尺寸按百分比縮小，電壓保持不變電場(chǎng)強(qiáng)度隨尺寸縮小而增加，強(qiáng)場(chǎng)效應(yīng)加重普通化按百分比縮小(GeneralScaling)尺寸和電場(chǎng)按不一樣百分比因子縮小迄今為止實(shí)際做法/10/104.3MOSFET完全按百分比縮小:規(guī)則/10/104.3MOSFET完全按百分比縮小:結(jié)果按百分比縮小參數(shù)：尺寸與電壓按一樣百分比縮小器件尺寸參數(shù)（L，tox，W，xj）：k倍摻雜濃度（Na，Nd）：1/k倍電壓V：k倍對(duì)其它器件參數(shù)影響電場(chǎng)E：1倍耗盡區(qū)寬度Xd：k倍電阻R（與W/L成正比）：1倍;總柵電容（與WL/tox成正比）:k倍漏電流I（與WV/L成正比):k倍對(duì)電路參數(shù)影響器件密度（與WL成反比）：1/k2倍每器件功耗P（與IV成正比）:k2倍器件功率密度（每器件功耗/器件面積）（與IV/WL成正比）:1電路延遲時(shí)間（與RC成正比）：k倍/10/104.3MOSFET完全按百分比縮小:小結(jié)電壓和尺寸不能按同百分比減小，電壓縮小量小E伴隨工藝尺寸縮小，一定程度上在增加溝道長(zhǎng)度減小到一定程度后出現(xiàn)由大電場(chǎng)引發(fā)一系列二級(jí)物理效應(yīng)，統(tǒng)稱為短溝道效應(yīng)。包含：ID不飽和，與VDS相關(guān)；溝長(zhǎng)縮短后，VDS產(chǎn)生高E時(shí)載流子速度飽和，跨導(dǎo)下降閾值電壓與L、W相關(guān)，不再是常數(shù)亞閾特征退化，器件關(guān)不停誘發(fā)器件發(fā)生各種擊穿：柵氧擊穿、漏襯雪崩、源漏穿通影響器件壽命熱載流子效應(yīng)/10/104.3MOSFET完全按百分比縮小:小結(jié)為了提升器件性能，L要繼續(xù)縮小，還必須要預(yù)防出現(xiàn)短溝道效應(yīng)標(biāo)準(zhǔn)：應(yīng)使短溝道器件保持電學(xué)上長(zhǎng)溝道特征，標(biāo)志：VDS>3kt/e,弱反型區(qū)IDsub與VDS無(wú)關(guān)ID與1/L成正比長(zhǎng)溝道特征最小溝長(zhǎng)（經(jīng)驗(yàn)公式）：L>=c1[rjtox(WS+WD)2]1/3c1為常數(shù)（0.4），rj源漏結(jié)深，tox氧化層厚度WS+WD源漏區(qū)耗盡層寬度之和有利于器件繼續(xù)發(fā)展技術(shù)（可延緩