通信課程-eda習(xí)題填空答案

一、填空答案1、完整VHDL語(yǔ)言程序包含實(shí)體、構(gòu)造體置、包集合、庫(kù)五部分。2、VHDL語(yǔ)言設(shè)計(jì)的基本單元是設(shè)計(jì)實(shí)體；其由3、PROCESS語(yǔ)句有三個(gè)敏感信號(hào)，他們順序改變一次，則PROCESS語(yǔ)句執(zhí)行3 4、VHDL語(yǔ)言構(gòu)造體的描述方式有行為描RTL描述構(gòu)描述三種、process語(yǔ)句結(jié)構(gòu)、子程序結(jié)構(gòu)三種。6、VHDL語(yǔ)言的客體有信號(hào)、變量、常clk'eventandclk=’1’ clk'eventandlast_value=’0’and 8、VHDL描述語(yǔ)句按執(zhí)行順序可分為順序描述語(yǔ)句、并發(fā)描述語(yǔ)句；他們的關(guān)系是順序描述語(yǔ)句只能包含于并發(fā)描述語(yǔ)句中，反之不 9、在LOOP語(yǔ)句有兩種形式，它們是 和while---- 10、循NEXTEXIT兩條語(yǔ)句；在LOOP語(yǔ)句中若想跳出本次循環(huán)應(yīng)使用 語(yǔ)句；若想結(jié)束整個(gè)循環(huán)體應(yīng)使用EXIT語(yǔ)句11、常用的端口定義模式有 、 BUFFER、INOUT四種角度上來(lái)講選擇器件的依據(jù)是的規(guī)模，可利用的資源及的速度。13、VHDL設(shè)計(jì)的最基本模塊是：設(shè)計(jì)實(shí)體14VHDL允許用三種描述方式來(lái)設(shè)計(jì)15、用VHDL設(shè)計(jì)某系統(tǒng)時(shí)，用到一種可枚舉類redyellowblue，orangegeen試寫(xiě)出這種數(shù)據(jù)類型的定義：Typecoloris(red,yellow,blue,orange,green);16、在HDL的硬件設(shè)計(jì)方法中，設(shè)計(jì)者將自上至下分成3個(gè)層次對(duì)系統(tǒng)硬件進(jìn)行設(shè)計(jì)一層次是行為描述RTL方式描述；第三層次是邏輯綜合。17、一VHDL語(yǔ)言程序通常包含實(shí)體、構(gòu)造體、配置、包集合和庫(kù)5作用分別為實(shí)體用于描述所設(shè)計(jì)的系統(tǒng)的外部接口信 構(gòu)造體用于描述系統(tǒng)的結(jié)構(gòu)和 包集合存放各設(shè)計(jì)模塊都能共享的數(shù)據(jù)類型，常數(shù)和子程序等；配置用于從庫(kù)中選取所需要單元來(lái)組成系統(tǒng)設(shè)計(jì)的不同版本；庫(kù)存放已經(jīng)編譯的實(shí)體，構(gòu)造體，包集合和 18、在用L語(yǔ)言進(jìn)行設(shè)計(jì)時(shí)，一個(gè)基本設(shè)計(jì)實(shí)體說(shuō)明和構(gòu)造體兩部分構(gòu)成。19、EDA即電子設(shè)計(jì)自動(dòng)化。所謂自動(dòng)化是指利用計(jì)算機(jī)完成電子系統(tǒng)設(shè)計(jì)。EDA技術(shù)方法中，設(shè)計(jì)仿真是進(jìn)行設(shè)計(jì)驗(yàn)證的主要20LOOP語(yǔ)句中若想跳出本次循環(huán)應(yīng)使用語(yǔ)句；若想結(jié)束循環(huán)狀態(tài)應(yīng)使用exit語(yǔ)句21maxplusII系統(tǒng)中要保存VHDL源文件應(yīng)注意的幾點(diǎn)是源文件不能存放在根下、源文件存放路徑中不能有漢字、源文件后綴為.VHD和源文件名應(yīng)