數(shù)字系統(tǒng)(EDA)樣卷課件

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課程自測—樣卷11.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是（）。一、單項選擇題《數(shù)字系統(tǒng)設(shè)計》樣卷（10小題，每題2分，共20分）FPGA是基于乘積項結(jié)構(gòu)的可編程邏輯器件FPGA是全稱為復(fù)雜可編程邏輯器件基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)4

課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷4課程自測—樣卷11.大規(guī)模可編程器件主要有FPGA、CP2.IP核在IC領(lǐng)域被理解為完成某種功能的設(shè)計，以版圖方式提供的IP被稱為()。A.硬IPB.固IPC.軟IPD.都不是3.已成為IEEE標(biāo)準(zhǔn)的HDL語言有（）。A.VHDL和AHDLC.AHDL和VerilogHDL

B.VerilogHDL和VHDLD.只有VerilogHDL4.本課程實驗開發(fā)系統(tǒng)上的下載板所配置的目標(biāo)芯片的型號是()。A.FLEX10K系列EPF10K10LC84-3B.FLEX10KE系列EPF10K30EFC484-1C.FLEX10K系列EPF10K10LC84-4D.MAX7000系列EPM7096LC84-74

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷2.IP核在IC領(lǐng)域被理解為完成某種功能的設(shè)計，以版圖方式提5.在MAX+plusII中，所建立的原理圖設(shè)計文件保存的后綴名是()。A.*.tdfB.*.gdfC.*.vhdD.*.scf6.下列對現(xiàn)代EDA技術(shù)基本特點的描述中，錯誤的是（）。A.支持硬件描述語言進(jìn)行設(shè)計B.普遍采用標(biāo)準(zhǔn)化和開發(fā)性框架結(jié)構(gòu)C.具有高層綜合和優(yōu)化功能D.完全支持軟、硬件協(xié)同設(shè)計A.非阻塞賦值語句的賦值符號為“=”B.阻塞賦值語句在語句塊結(jié)束時才完成賦值操作C.非阻塞賦值語句在在該語句塊結(jié)束時就立即完成賦值操作D.阻塞賦值語句的賦值符號為“=”7.下列對阻塞與非阻塞賦值語句的描述中，正確的是（）。4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷5.在MAX+plusII中，所建立的原理圖設(shè)計文件保存的后8.在下面的程序段中，當(dāng)address的值等于5'b0x000時，問casex執(zhí)行完后，輸出out的值等于()。casex(address) 5'b00??1:out=2'b11; 5'b01???:out=2'b10; 5'b10?00:out=2'b01; default:out=2'b00endcaseA．out=2'b1C．out=2'b01B．out=2'b10D．out=2'b004

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷8.在下面的程序段中，當(dāng)address的值等于5'b0x009.下列關(guān)于VerilogHDL的標(biāo)識符及數(shù)據(jù)定義的說法中，錯誤的是（）。A．COUNT和count是兩個不同的標(biāo)識符B．\wait、initial、4sum都是非法的標(biāo)識符定義C．16、'd2a、b0x110都是錯誤的整形數(shù)定義D．Module不是Verilog的關(guān)鍵字10.以下哪個選項是VerilogHDL語言支持的三種基本描述方式（）。①數(shù)據(jù)流描述②門級描述③行為描述④結(jié)構(gòu)描述⑤過程描述⑥功能描述A．⑥②①C．④⑤①B．⑥④① D．①③④4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷9.下列關(guān)于VerilogHDL的標(biāo)識符及數(shù)據(jù)定義的說法中1.將PLD按結(jié)構(gòu)特點來分類，可分為()和()兩大類。二、填空題（18個空，每空1分，共18分）2．ASIC的中文全稱是()。3．EDA技術(shù)經(jīng)歷了()、()、EDA三個發(fā)展階段。4.基于EDA軟件的FPGA/CPLD設(shè)計流程為：原理圖/HDL文本輸入→功能仿真→綜合→適配→()→()→在線測試。5．VerilogHDL所提供的兩大物理數(shù)據(jù)類型是：()、()。4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷1.將PLD按結(jié)構(gòu)特點來分類，可分為()和(6．在MAX+plusII中，Simulator所代表的含義是(),CreateDefaultSymbol所代表的含義是()。7．在MAX+plusII中利用VerilogHDL語言建立文本文件時，保存的文件名稱必須和()一致。所建立的波形仿真文件的后綴名為()。8．若A=5'b11001,則A<<2得到的結(jié)果是(),|A得到的結(jié)果()。9．若A=5'b11001，B=5'b101x1,則A&&B=()。10．若a=5'b11x01,b=5'b11x01,則，a==b得到的結(jié)果是()。11．若a=1'b1,b=2'b00,c=3'b101,則{a,2,c}=()。4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷6．在MAX+plusII中，Simulator所代表的含義1.SoC三、名詞解釋（4小題，每題3分，共12分）2．綜合3．布局4.功能仿真4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷1.SoC三、名詞解釋（4小題，每題3分，共12分）2．綜1.什么是PLD?PLD按集成度如何分類？四、簡答題（3小題，每題5分，共15分)2．什么是ISP技術(shù)？其優(yōu)點是什么？4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷1.什么是PLD?PLD按集成度如何分類？四、簡答題（33.什么是Top_down設(shè)計？4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷3.什么是Top_down設(shè)計？4課程自測—樣卷14課程五、編程題（6小題，共35分)line1moduleFA(a,b,cin,sum,cout);line2inputcin;line3input[3:0]a,b;line4outputsum,cout;line5regcout;line6always@(aorborcin);line7(cout,sum)=a+b+cin;line7endmodule1.如下所示的四位全加器的Verilog程序中共有四處錯誤，找出，并改正(其中的line1～line7指第1行到第7行)。（4分）4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷五、編程題（6小題，共35分)line1modumodulemux2_1(_______________);（1分）input________________;（1分）output________________;（1分）assign___________________;（2分）endmodule2.對照右圖，將如下Verilog程序補充完整。(5分)4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷modulemux2_1(_______________moduleupdown_count(d,clk,clear,load,up_down,qd);input[3:0]d;inputclk,clear,load,up_down;output[3:0]qd;reg[3:0]qd;always@(posedgeclk)beginif(!clear)qd<=4’h00;elseif(load)qd<=d;elseif(up_dwon)qd<=qd+1;else qd<=qd-1;endendmodule3.分析如下Verilog程序所描述的邏輯功能。（5分）4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷moduleupdown_count(d,clk,clea4.寫出下圖所示電路的Verilog結(jié)構(gòu)描述程序。（5分）4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷4.寫出下圖所示電路的Verilog結(jié)構(gòu)描述程序。（5分）5.某控制電路的輸入(rst,clk)與輸出(Count_en,Count_load)的時序關(guān)系如下圖所示，試寫出能夠?qū)崿F(xiàn)該電路功能的Verilog模塊程序。(8分)4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷5.某控制電路的輸入(rst,clk)與輸出(Count_e6.下面所列為半加器的Verilog程序代碼，對照如下所示的由此半加器構(gòu)成的全加器電路原理圖，用調(diào)用半加器模塊的方式編寫全加器(模塊名為：FA)的Verilog模塊(假定半加器HA模塊與全加器模塊FA存放為同一路徑下的兩個不同文件)。（8分）moduleHA(A,B,S,C);inputA,B;outputS,C;xor(S,A,B);and(C,A,B);endmodule4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷end6.下面所列為半加器的Verilog程序代碼，對照如下所示的1.下面關(guān)于VerilogHDL語言的說明中，錯誤的是（

）。一、單項選擇題《數(shù)字系統(tǒng)設(shè)計》樣卷（10小題，每題2分，共20分）VerilogHDL語言既是一種行為描述語言又是一種結(jié)構(gòu)描述語言VerilogHDL程序是由模塊構(gòu)成的。每個模塊實現(xiàn)特定的功能，模塊可以進(jìn)行層次嵌套VerilogHDL語言是在C語言的基礎(chǔ)發(fā)展而來的，又與C語言有著本質(zhì)的區(qū)別VerilogHDL語言是1985年在美國國防部的支持下推出的超高速集成電路硬件描述語言4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷1.下面關(guān)于VerilogHDL語言的說明中，錯誤的是（2.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對CPLD結(jié)構(gòu)與工作原理的描述中，正確的是()。CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件早期的CPLD是從GAL的結(jié)構(gòu)擴(kuò)展而來在Altera公司生產(chǎn)的器件中，F(xiàn)LEX10K系列屬CPLD結(jié)構(gòu)3.本課程實驗開發(fā)系統(tǒng)上的下載板所配置的目標(biāo)芯片的型號是()。FLEX10K系列EPF10K10LC84-3FLEX10K系列EPF10K10LC84-4FLEX10KE系列EPF10K30EFC484-1MAX7000系列EPM7096LC84-74

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷2.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對CP4.在利用VerilogHDL語言建立文本設(shè)計文件時，保存的文件的后綴名是()。A.*.vB.*.vhdC.*.tdfD.*.vo5.IP核在IC領(lǐng)域被理解為完成某種功能的設(shè)計，以HDL方式提供的IP被稱為()。A.硬IPB.固IPC.軟IPD.都不是VHDL和AHDLVerilogHDL和VHDLAHDL和VerilogHDL只有VerilogHDL6.已成為IEEE標(biāo)準(zhǔn)的HDL語言有()。4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷4.在利用VerilogHDL語言建立文本設(shè)計文件時，保存7.基于EDA軟件的FPGA/CPLD設(shè)計流程為：原理圖/HDL文本輸入→()→綜合→適配→()→編程下載→硬件測試。①功能仿真

②時序仿真

③邏輯綜合

④配置

⑤引腳鎖定A．③①B．⑤②C．④⑤D．①②8.下列對現(xiàn)代EDA技術(shù)的基本特點的描述中，錯誤的是()。VHDL和AHDLVerilogHDL和VHDLAHDL和VerilogHDL只有VerilogHDL4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷7.基于EDA軟件的FPGA/CPLD設(shè)計流程為：原理圖9.下列關(guān)于VerilogHDL的標(biāo)識符及數(shù)據(jù)定義格式的說法中，正確的是()。Cout、\data、and2、2_sum都是合法的標(biāo)識符定義16、'hzF、12'da30、5'b0x110都是合法的整型數(shù)據(jù)定義MODULE是Verilog預(yù)定好的關(guān)鍵字SUM和sum是兩個不同的標(biāo)識符10.在VerilogHDL語言中，下列關(guān)于任務(wù)和函數(shù)的描述，錯誤的是()。任務(wù)只可在過程語句中調(diào)用，不能在連續(xù)賦值語句assign中調(diào)用函數(shù)可作為表達(dá)式中的一個操作數(shù)來調(diào)用，在過程賦值和連續(xù)賦值語句中均可以調(diào)用函數(shù)向調(diào)用它的表達(dá)式返回一個值任務(wù)可調(diào)用其函數(shù)，但不能調(diào)用其他任務(wù)4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷9.下列關(guān)于VerilogHDL的標(biāo)識符及數(shù)據(jù)定義格式的說1.

EDA技術(shù)經(jīng)歷了()、()、EDA三個發(fā)展階段。二、填空題（15個空，每空1分，共15分）2．MAX+plusII是美國的()公司為自己的第三代PLD開發(fā)的集成EDA軟件。3．VerilogHDL所提供的兩大物理數(shù)據(jù)類型是：()、()。4.在MAX+plusII中，Complier所代表的含義是()，CreateDefaultSymbol所代表的含義()。5．在MAX+plusII中利用VerilogHDL語言建立文本文件時，保存的文件名稱必須和()一致。4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷1.EDA技術(shù)經(jīng)歷了()、(6．若A=5'b11001,則A>>2得到的結(jié)果是()，|A得到的結(jié)果是()。7．若A=5'b11001，B=5'b101x1,則A&B=()，A&&B=()。8．若a=5'b11x01,b=5'b11x01,則，a===c得到的結(jié)果是()。9．若a=1'b1,b=2'b00,c=3'b101,則{2{a},b,c}=()。10．右圖三態(tài)門用條件運算符可以描述為：assignout=()。4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷6．若A=5'b11001,則A>>2得到的結(jié)果是(1.ISP三、名詞解釋（5小題，每題3分，共15分）2．SoC3．綜合4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷1.ISP三、名詞解釋（5小題，每題3分，共15分）2．So4.映射5．時序仿真4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷4.映射5．時序仿真4課程自測—樣卷14課程自測-《數(shù)字1.什么是PLD?PLD按集成度如何分類？四、簡答題（3小題，每題5分，共15分)2．什么是Top_down設(shè)計方式？4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷1.什么是PLD?PLD按集成度如何分類？四、簡答題（33.簡述VerilogHDL提供的三種不同的描述方式？4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷3.簡述VerilogHDL提供的三種不同的描述方式？4五、編程題（6小題，共35分)line1moduledecode4_7(a,b,c,d,e,f,g,D3,D2,D1,D0);line2outputa,b,c,d,e,f,g;line3inputD3,D2,D1,D0;line4always@(D3orD2orD1orD0);line5beginline6case(D3,D2,D1,D0)line74'd0:{a,b,c,d,e,f,g}=7'b1111110;line84'd1:{a,b,c,d,e,f,g}=7'b0110000;line94'd2:{a,b,c,d,e,f,g}=7'b1101101;line104'd3:{a,b,c,d,e,f,g}=7'b1111001;line114'd4:{a,b,c,d,e,f,g}=7'b0110011;line124'd5:{a,b,c,d,e,f,g}=7'b1011011;line134'd6:{a,b,c,d,e,f,g}=7'b1011111;1.如右所示BCD碼——七段數(shù)碼顯示譯碼器的Verilog程序中共有四處錯誤，找出，并改正(其中的line1～line19指第1到第19行)。（4分）4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷五、編程題（6小題，共35分)line1moduleline144'd7:{a,b,c,d,e,f,g}=7'b1110000;line154'd8:{a,b,c,d,e,f,g}=7'b1111111;line164'd9:{a,b,c,d,e,f,g}=7'b1111011;line17default:{a,b,c,d,e,f,g}=7'bx;line18endline19endmodule4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷line144'd7:{a,b,c,d,e,f,g}=modulegate1(__________);（1分）input__________;（1分）output___________;（1分）assign_________;（2分）endmodule2.對照右圖，將如下Verilog程序補充完整。(5分)4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷modulegate1(__________);（1分）modulevoter7(pass,vote);outputpass;input[6:0]vote;reg[2:0]sum;integeri;regpass;always@(vote)beginsum=0;for(i=0;i<=6;i=i+1)if(vote[i])sum=sum+1;if(sum[2])pass=1;elsepass=0;endendmodule3.分析如下Verilog程序所描述的邏輯功能。（5分）4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷modulevoter7(pass,vote);3.分析如4.寫出下圖所示電路的Verilog結(jié)構(gòu)描述程序。（5分）4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷4.寫出下圖所示電路的Verilog結(jié)構(gòu)描述程序。（5分）45.下圖所示為4位移位寄存器電路，在always過程語句里，利用阻塞或非阻塞賦值語句寫出相對應(yīng)的Verilog程序。（8分）4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷5.下圖所示為4位移位寄存器電路，在always過程語句里，6.下面所列分別為構(gòu)成一個8位累加器的兩個子模塊的Verilog程序代碼。由這兩個子模塊構(gòu)成的8累加器的原理圖如下。請參照此圖，用調(diào)用模塊的方式編寫Verilog程序來實現(xiàn)此8位累加器(模塊名為：ACC)。（8分）4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷6.下面所列分別為構(gòu)成一個8位累加器的兩個子模塊的Veril圖4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷end圖4課程自測—樣卷14課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷en4

課程自測—樣卷11.大規(guī)模可編程器件主要有FPGA、CPLD兩類，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是（）。一、單項選擇題《數(shù)字系統(tǒng)設(shè)計》樣卷（10小題，每題2分，共20分）FPGA是基于乘積項結(jié)構(gòu)的可編程邏輯器件FPGA是全稱為復(fù)雜可編程邏輯器件基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)4

課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷4課程自測—樣卷11.大規(guī)?？删幊唐骷饕蠪PGA、CP2.IP核在IC領(lǐng)域被理解為完成某種功能的設(shè)計，以版圖方式提供的IP被稱為()。A.硬IPB.固IPC.軟IPD.都不是3.已成為IEEE標(biāo)準(zhǔn)的HDL語言有（）。A.VHDL和AHDLC.AHDL和VerilogHDL

B.VerilogHDL和VHDLD.只有VerilogHDL4.本課程實驗開發(fā)系統(tǒng)上的下載板所配置的目標(biāo)芯片的型號是()。A.FLEX10K系列EPF10K10LC84-3B.FLEX10KE系列EPF10K30EFC484-1C.FLEX10K系列EPF10K10LC84-4D.MAX7000系列EPM7096LC84-74

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷2.IP核在IC領(lǐng)域被理解為完成某種功能的設(shè)計，以版圖方式提5.在MAX+plusII中，所建立的原理圖設(shè)計文件保存的后綴名是()。A.*.tdfB.*.gdfC.*.vhdD.*.scf6.下列對現(xiàn)代EDA技術(shù)基本特點的描述中，錯誤的是（）。A.支持硬件描述語言進(jìn)行設(shè)計B.普遍采用標(biāo)準(zhǔn)化和開發(fā)性框架結(jié)構(gòu)C.具有高層綜合和優(yōu)化功能D.完全支持軟、硬件協(xié)同設(shè)計A.非阻塞賦值語句的賦值符號為“=”B.阻塞賦值語句在語句塊結(jié)束時才完成賦值操作C.非阻塞賦值語句在在該語句塊結(jié)束時就立即完成賦值操作D.阻塞賦值語句的賦值符號為“=”7.下列對阻塞與非阻塞賦值語句的描述中，正確的是（）。4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷5.在MAX+plusII中，所建立的原理圖設(shè)計文件保存的后8.在下面的程序段中，當(dāng)address的值等于5'b0x000時，問casex執(zhí)行完后，輸出out的值等于()。casex(address) 5'b00??1:out=2'b11; 5'b01???:out=2'b10; 5'b10?00:out=2'b01; default:out=2'b00endcaseA．out=2'b1C．out=2'b01B．out=2'b10D．out=2'b004

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷8.在下面的程序段中，當(dāng)address的值等于5'b0x009.下列關(guān)于VerilogHDL的標(biāo)識符及數(shù)據(jù)定義的說法中，錯誤的是（）。A．COUNT和count是兩個不同的標(biāo)識符B．\wait、initial、4sum都是非法的標(biāo)識符定義C．16、'd2a、b0x110都是錯誤的整形數(shù)定義D．Module不是Verilog的關(guān)鍵字10.以下哪個選項是VerilogHDL語言支持的三種基本描述方式（）。①數(shù)據(jù)流描述②門級描述③行為描述④結(jié)構(gòu)描述⑤過程描述⑥功能描述A．⑥②①C．④⑤①B．⑥④① D．①③④4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷9.下列關(guān)于VerilogHDL的標(biāo)識符及數(shù)據(jù)定義的說法中1.將PLD按結(jié)構(gòu)特點來分類，可分為()和()兩大類。二、填空題（18個空，每空1分，共18分）2．ASIC的中文全稱是()。3．EDA技術(shù)經(jīng)歷了()、()、EDA三個發(fā)展階段。4.基于EDA軟件的FPGA/CPLD設(shè)計流程為：原理圖/HDL文本輸入→功能仿真→綜合→適配→()→()→在線測試。5．VerilogHDL所提供的兩大物理數(shù)據(jù)類型是：()、()。4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷1.將PLD按結(jié)構(gòu)特點來分類，可分為()和(6．在MAX+plusII中，Simulator所代表的含義是(),CreateDefaultSymbol所代表的含義是()。7．在MAX+plusII中利用VerilogHDL語言建立文本文件時，保存的文件名稱必須和()一致。所建立的波形仿真文件的后綴名為()。8．若A=5'b11001,則A<<2得到的結(jié)果是(),|A得到的結(jié)果()。9．若A=5'b11001，B=5'b101x1,則A&&B=()。10．若a=5'b11x01,b=5'b11x01,則，a==b得到的結(jié)果是()。11．若a=1'b1,b=2'b00,c=3'b101,則{a,2,c}=()。4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷6．在MAX+plusII中，Simulator所代表的含義1.SoC三、名詞解釋（4小題，每題3分，共12分）2．綜合3．布局4.功能仿真4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷1.SoC三、名詞解釋（4小題，每題3分，共12分）2．綜1.什么是PLD?PLD按集成度如何分類？四、簡答題（3小題，每題5分，共15分)2．什么是ISP技術(shù)？其優(yōu)點是什么？4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷1.什么是PLD?PLD按集成度如何分類？四、簡答題（33.什么是Top_down設(shè)計？4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷3.什么是Top_down設(shè)計？4課程自測—樣卷14課程五、編程題（6小題，共35分)line1moduleFA(a,b,cin,sum,cout);line2inputcin;line3input[3:0]a,b;line4outputsum,cout;line5regcout;line6always@(aorborcin);line7(cout,sum)=a+b+cin;line7endmodule1.如下所示的四位全加器的Verilog程序中共有四處錯誤，找出，并改正(其中的line1～line7指第1行到第7行)。（4分）4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷五、編程題（6小題，共35分)line1modumodulemux2_1(_______________);（1分）input________________;（1分）output________________;（1分）assign___________________;（2分）endmodule2.對照右圖，將如下Verilog程序補充完整。(5分)4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷modulemux2_1(_______________moduleupdown_count(d,clk,clear,load,up_down,qd);input[3:0]d;inputclk,clear,load,up_down;output[3:0]qd;reg[3:0]qd;always@(posedgeclk)beginif(!clear)qd<=4’h00;elseif(load)qd<=d;elseif(up_dwon)qd<=qd+1;else qd<=qd-1;endendmodule3.分析如下Verilog程序所描述的邏輯功能。（5分）4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷moduleupdown_count(d,clk,clea4.寫出下圖所示電路的Verilog結(jié)構(gòu)描述程序。（5分）4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷4.寫出下圖所示電路的Verilog結(jié)構(gòu)描述程序。（5分）5.某控制電路的輸入(rst,clk)與輸出(Count_en,Count_load)的時序關(guān)系如下圖所示，試寫出能夠?qū)崿F(xiàn)該電路功能的Verilog模塊程序。(8分)4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷5.某控制電路的輸入(rst,clk)與輸出(Count_e6.下面所列為半加器的Verilog程序代碼，對照如下所示的由此半加器構(gòu)成的全加器電路原理圖，用調(diào)用半加器模塊的方式編寫全加器(模塊名為：FA)的Verilog模塊(假定半加器HA模塊與全加器模塊FA存放為同一路徑下的兩個不同文件)。（8分）moduleHA(A,B,S,C);inputA,B;outputS,C;xor(S,A,B);and(C,A,B);endmodule4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷end6.下面所列為半加器的Verilog程序代碼，對照如下所示的1.下面關(guān)于VerilogHDL語言的說明中，錯誤的是（

）。一、單項選擇題《數(shù)字系統(tǒng)設(shè)計》樣卷（10小題，每題2分，共20分）VerilogHDL語言既是一種行為描述語言又是一種結(jié)構(gòu)描述語言VerilogHDL程序是由模塊構(gòu)成的。每個模塊實現(xiàn)特定的功能，模塊可以進(jìn)行層次嵌套VerilogHDL語言是在C語言的基礎(chǔ)發(fā)展而來的，又與C語言有著本質(zhì)的區(qū)別VerilogHDL語言是1985年在美國國防部的支持下推出的超高速集成電路硬件描述語言4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷1.下面關(guān)于VerilogHDL語言的說明中，錯誤的是（2.大規(guī)模可編程器件主要有FPGA、CPLD兩類，下列對CPLD結(jié)構(gòu)與工作原理的描述中，正確的是()。CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件早期的CPLD是從GAL的結(jié)構(gòu)擴(kuò)展而來在Altera公司生產(chǎn)的器件中，F(xiàn)LEX10K系列屬CPLD結(jié)構(gòu)3.本課程實驗開發(fā)系統(tǒng)上的下載板所配置的目標(biāo)芯片的型號是()。FLEX10K系列EPF10K10LC84-3FLEX10K系列EPF10K10LC84-4FLEX10KE系列EPF10K30EFC484-1MAX7000系列EPM7096LC84-74

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷2.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對CP4.在利用VerilogHDL語言建立文本設(shè)計文件時，保存的文件的后綴名是()。A.*.vB.*.vhdC.*.tdfD.*.vo5.IP核在IC領(lǐng)域被理解為完成某種功能的設(shè)計，以HDL方式提供的IP被稱為()。A.硬IPB.固IPC.軟IPD.都不是VHDL和AHDLVerilogHDL和VHDLAHDL和VerilogHDL只有VerilogHDL6.已成為IEEE標(biāo)準(zhǔn)的HDL語言有()。4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷4.在利用VerilogHDL語言建立文本設(shè)計文件時，保存7.基于EDA軟件的FPGA/CPLD設(shè)計流程為：原理圖/HDL文本輸入→()→綜合→適配→()→編程下載→硬件測試。①功能仿真

②時序仿真

③邏輯綜合

④配置

⑤引腳鎖定A．③①B．⑤②C．④⑤D．①②8.下列對現(xiàn)代EDA技術(shù)的基本特點的描述中，錯誤的是()。VHDL和AHDLVerilogHDL和VHDLAHDL和VerilogHDL只有VerilogHDL4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷7.基于EDA軟件的FPGA/CPLD設(shè)計流程為：原理圖9.下列關(guān)于VerilogHDL的標(biāo)識符及數(shù)據(jù)定義格式的說法中，正確的是()。Cout、\data、and2、2_sum都是合法的標(biāo)識符定義16、'hzF、12'da30、5'b0x110都是合法的整型數(shù)據(jù)定義MODULE是Verilog預(yù)定好的關(guān)鍵字SUM和sum是兩個不同的標(biāo)識符10.在VerilogHDL語言中，下列關(guān)于任務(wù)和函數(shù)的描述，錯誤的是()。任務(wù)只可在過程語句中調(diào)用，不能在連續(xù)賦值語句assign中調(diào)用函數(shù)可作為表達(dá)式中的一個操作數(shù)來調(diào)用，在過程賦值和連續(xù)賦值語句中均可以調(diào)用函數(shù)向調(diào)用它的表達(dá)式返回一個值任務(wù)可調(diào)用其函數(shù)，但不能調(diào)用其他任務(wù)4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷9.下列關(guān)于VerilogHDL的標(biāo)識符及數(shù)據(jù)定義格式的說1.

EDA技術(shù)經(jīng)歷了()、()、EDA三個發(fā)展階段。二、填空題（15個空，每空1分，共15分）2．MAX+plusII是美國的()公司為自己的第三代PLD開發(fā)的集成EDA軟件。3．VerilogHDL所提供的兩大物理數(shù)據(jù)類型是：()、()。4.在MAX+plusII中，Complier所代表的含義是()，CreateDefaultSymbol所代表的含義()。5．在MAX+plusII中利用VerilogHDL語言建立文本文件時，保存的文件名稱必須和()一致。4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷1.EDA技術(shù)經(jīng)歷了()、(6．若A=5'b11001,則A>>2得到的結(jié)果是()，|A得到的結(jié)果是()。7．若A=5'b11001，B=5'b101x1,則A&B=()，A&&B=()。8．若a=5'b11x01,b=5'b11x01,則，a===c得到的結(jié)果是()。9．若a=1'b1,b=2'b00,c=3'b101,則{2{a},b,c}=()。10．右圖三態(tài)門用條件運算符可以描述為：assignout=()。4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷6．若A=5'b11001,則A>>2得到的結(jié)果是(1.ISP三、名詞解釋（5小題，每題3分，共15分）2．SoC3．綜合4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷1.ISP三、名詞解釋（5小題，每題3分，共15分）2．So4.映射5．時序仿真4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷4.映射5．時序仿真4課程自測—樣卷14課程自測-《數(shù)字1.什么是PLD?PLD按集成度如何分類？四、簡答題（3小題，每題5分，共15分)2．什么是Top_down設(shè)計方式？4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷1.什么是PLD?PLD按集成度如何分類？四、簡答題（33.簡述VerilogHDL提供的三種不同的描述方式？4

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課程自測-《數(shù)字系統(tǒng)設(shè)計》樣卷3.簡述VerilogHDL提供的三種不同的描述方式？4五、編程題（6小題，共35分)line1moduledecode4_7(a,b,c,d,e,f,g,D3,