大三上-數(shù)字電路課件與系統(tǒng)

第八章可編程邏輯器§8.4用陣列邏輯§8.5 §8.1PLD基本概 內(nèi)— ApplicationSpecificIntegratedCircuit），用量 §8.1任何組合函數(shù)都可表示為與—或表達(dá)式輸入 輸入信

和 輸出與門輸出與門 §8.1&&

§8.1互補(bǔ)輸出的緩沖器和反相三態(tài)輸出的反相

AAB

AAB

AAB

§8.1 §8.1

與固定、或編程EPLD、 §8.1簡(jiǎn)單

§8.1能 §8.1譯）和一個(gè)可編程的或門陣項(xiàng)。使得PROM的利用率不高，北航·電子信§8.2 §8.2

4×8×Y3ABCDABCDY2ACBDY1AY0 實(shí)現(xiàn)任意組合邏輯函

例：用PLA實(shí)現(xiàn)四位自然二進(jìn)制碼轉(zhuǎn)換成四位G3G2B3B2B3G1B2B1B2

用PROM實(shí)北航·電子信息 實(shí)現(xiàn)時(shí)序邏輯電

MG8

可編程PR/OE1G7PR/MG7

PROE0G81,G1~G6PROE1G80,G1~G6PR ：輸出緩沖控制

可編程陣列邏輯PAL由可編程的與陣列、固定的或陣列以及輸出電路三部分組PAL和觸發(fā)器可構(gòu)成時(shí)序電 Y1I1I2I3I2I3I4I1I3I4I1I2I4Y2I1I2I2I3I3I4I1I4Y3I1I2I1I2Y3I1I2I1 PAL的典型輸出結(jié)構(gòu)和反饋形互補(bǔ)輸出結(jié)北航·電子信息 PAL的典型輸出結(jié)構(gòu)和反饋形輸出信號(hào)互補(bǔ)反饋到與邏輯陣列用途：產(chǎn)生復(fù)雜的組合邏輯函I1I2C20,G2高阻IO2 PAL的典型輸出結(jié)構(gòu)和反饋形 PAL的典型輸出結(jié)構(gòu)和反饋形在輸出端D觸發(fā)器陣狀態(tài)輸出均互補(bǔ)反饋到與邏輯陣列輸出三態(tài)緩沖由公共控制線控用途：組成各類時(shí)序邏輯電D1I1,D2北航·電子信息 PAL的典型輸出結(jié)構(gòu)和反饋形1可實(shí)現(xiàn)對(duì)寄存器狀態(tài)保持或者取1I0，D

n1

n；I1，D

Q1 1可對(duì)與-或邏輯陣列輸出函數(shù)求I10，D2Y2Q1I2Q1I2；I11，D2Y2Q1I2北航·電子信息 PAL的典型輸出結(jié)構(gòu)和反饋形

北

可編程陣列邏輯 DCBA0000010010001100200101003001110040100100501011006011001070111010810000109100101010100101011001110000111100011111001寫出輸出邏輯的最簡(jiǎn)與或選擇PAL器進(jìn)行相應(yīng)編程連Y0DCDBY1DCBDCBY2DC北航·電子信息 Y0DCY1DCBDCBDCAY2DCDBA選用電北航電C00000011111000101110200110110030010011050111010006010101010111100000111000001101000101設(shè)計(jì)要點(diǎn)選擇PAL器進(jìn)行相應(yīng)編程連PAL中狀態(tài)轉(zhuǎn)換表（注意 畫出卡諾圖，求狀態(tài)方

狀態(tài)方

D3Q3Q1Q3Q0Q2Q1Q0D2Q2Q0Q2Q1Q3Q1Q0D1Q1Q0Q3Q2Q0Q3Q2Q0

Qn1 Qn1 Qn1 Q Qn1 Q Q Q D0Q3Q2Q1Q3Q2Q1Q3Q2Q1Q3Q2Q1C北航·電子信息 1D3Q3Q1Q3Q0Q2Q1Q0RD2Q2Q0Q2Q1Q3Q1Q0RD1Q1Q0Q3Q2Q0Q3Q2Q0RD0Q3Q2Q1Q3Q2Q1Q3Q2Q1Q3Q2Q1C子北航·子§8.4通用陣列邏輯

采用熔絲連接工藝，一旦編程便不能改不同輸出結(jié)構(gòu)的PAL對(duì)應(yīng)不同型號(hào)的PAL器件，不便于用戶靈地選擇輸出方與—或陣列結(jié)利用靈活的輸出邏輯宏單元OLMC結(jié)構(gòu)來(lái)增強(qiáng)輸出功采用宏單元結(jié)構(gòu)GAL采用浮柵編程技術(shù)，使與陣列以及邏輯宏單元可以反復(fù)編采 S工藝，高速度、低功正是由于這些良好的特性，使GAL器件成為數(shù)字系統(tǒng)設(shè)計(jì)的初期理想器北航·電子信息 §8.4通用陣列邏輯

宏單元OLMC（OutputLogicMacroCell） 8個(gè)輸出邏輯宏單8個(gè)輸出緩沖器（引腳輸出三態(tài)控制端OE（引腳系統(tǒng)時(shí)鐘CP的輸入端（引腳息北航·電子息GAL的工作方式由結(jié)構(gòu)控制字來(lái)控同步位結(jié)構(gòu)控制位結(jié)構(gòu)控制位共有8位。每個(gè)OLMC（n）有單獨(dú)極性控制位乘積項(xiàng) PT63）,以

或門：8輸入或門，構(gòu)成了GAL的或門陣異或門：異或門用于控制輸出信號(hào)的極D觸發(fā)器：鎖存或門的輸出狀態(tài)，使GAL4個(gè)數(shù)據(jù)多路開(kāi)關(guān)（數(shù)據(jù)選擇器 輸出數(shù)據(jù)選擇器OMUX：控制OLMC工作在組合輸出模式或寄存器輸出模 三態(tài)數(shù)據(jù)選擇器TSMUX FM：根據(jù)控制信號(hào)0、1(n)和的值，分別選擇4路不同的信號(hào)（低電平、相鄰OM的輸出、本級(jí)出反饋到與陣列的輸入端。m表示鄰級(jí)宏單元，n表示本級(jí)宏單 功能101——10001111010110101001腳接CK，11腳接1OLMC的功能組北航·電子信息 輸入模組合輸出模北航·電子信息 §8.4通用陣列邏輯

（ErasableProgrammableLogic異步時(shí)鐘、異步清除功能?？蓪?shí)現(xiàn)異步時(shí)序電乘積項(xiàng)共享功能,每個(gè)宏單元可多達(dá)32個(gè)乘積輸出級(jí)多種使能控制，而且三態(tài)輸出使能控制比GAL要豐北航·電子信息 §8.6現(xiàn)場(chǎng)可編程門陣列（FieldProgrammableGateFPGA（FieldProgrammableGateArray）不像PLD那樣受

輸入/輸出模塊外部引腳數(shù)據(jù)與數(shù)據(jù)進(jìn)行交換可編程邏輯模塊實(shí)現(xiàn)各種邏輯功能的基本單元，其中包互連資源靜態(tài)器存放編程數(shù)據(jù)，可以無(wú)限次編程，但它

FPGA的基本結(jié)構(gòu)框北航·電子信息

XC2604共有56個(gè)可編程的I/O端輸出三態(tài)緩沖器的控制信同步輸入方輸入緩沖器G2的閾值電平是可編 XC2064有64個(gè)CLB，排列8X8的矩

CLB電北航·電子信息 可編程邏輯模塊CLB的組合邏輯電可以設(shè)置成3種不同的組 可編程邏輯模塊CLB的組合邏輯電XC2064中CLB的3種組四變量任意函兩個(gè)三變量任意函五變量邏輯函 可編程邏輯模塊CLB的電F輸出北航·電子信息 分布每一位觸發(fā)器控制一個(gè)編程北航·電子信息 FPGA的靜 編程數(shù)據(jù)的裝 ！！每次停電后，SRAM中數(shù)下次工作仍需重新裝

北航·電子信息 §8.6現(xiàn)場(chǎng)可編程門陣列

電后內(nèi)信息丟失；通電之后，要為FPGA重新配置傳輸延遲時(shí)間不定，速度低，性差 §8.7在系統(tǒng)可編程邏輯器件ISP-FPLA、PAL、GAL、使用編程器的“離線”編編在系統(tǒng)可編程邏輯器件（ISP-PLD，In-SystemProgrammable程時(shí)無(wú)需將從板上取下，只需用五根口線通過(guò)并行口和計(jì)算機(jī)相連，即可對(duì)編程 塊（GenericLogicBlock，簡(jiǎn)稱線池（OutputRoutingPool，簡(jiǎn)稱ORP）和兩個(gè)輸入連接構(gòu)成全局布線池（GlobalRoutingPool，簡(jiǎn)稱北航·電子信息

通用邏輯模塊與GAL結(jié)構(gòu)形式相比，配置時(shí)有更大的靈活乘積共享陣列的輸入和輸出關(guān)系是可編程 通用邏輯模塊GLB的其它幾種配置模高速旁路模異或邏輯模單乘積項(xiàng)模 MUX1用于控制三態(tài)輸出緩沖器的工作狀MUX2用于選擇輸出信號(hào)的傳送通MUX3用來(lái)選擇輸出極MUX4用于輸入方式的選擇：異步輸入方MUX5和MUX6用于時(shí)鐘信號(hào)的來(lái)源和極性的選數(shù)據(jù)選擇器編程狀態(tài)的組合可以得到各種可能的I/O 一個(gè)全局布線區(qū)四個(gè)輸出布線區(qū)

ispEN是編程使能信MODE是模式控制信SDI是串行數(shù)據(jù)和命令輸入SDO是串行數(shù)據(jù)輸出