《FPGA結(jié)構(gòu)與應用》課件

EDA技術(shù)實用教程第2章

FPGA／CPLD結(jié)構(gòu)與應用《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第1頁!2.1.1數(shù)字集成電路分類通用型：邏輯功能比較簡單，固定不變。專用型（ASIC，ApplicationSpecificIC）為某種專門用途而設計的集成電路。

可編程邏輯器件（PLD，ProgrammableLogicDevice）其邏輯功能可由用戶通過對器件編程來設定。數(shù)字系統(tǒng)2.1概述《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第2頁!圖2-1基本PLD器件的原理結(jié)構(gòu)圖乘積項邏輯可編程結(jié)構(gòu)《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第3頁!按編程方式分：一次性編程OTP（OneTimeProgrammable）器件可多次編程MTP（ManyTimeProgrammable）器件乘積項邏輯可編程結(jié)構(gòu)（PLD）：基本結(jié)構(gòu)由與陣列和或陣列組成。

SRAM查找表邏輯可編程結(jié)構(gòu)（FPGA）：采用RAM“數(shù)據(jù)”查找的方式，并用多個查找表構(gòu)成一個陣列。

按結(jié)構(gòu)特點分類：《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第4頁!2.1.3可編程邏輯器件的發(fā)展歷程70年代80年代90年代PROM器件

PAL器件GAL器件FPGA器件EPLD器件CPLD器件內(nèi)嵌復雜功能模塊的SoPCPLA器件《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第5頁!圖2-4PLD的互補緩沖器圖2-5與圖3-4等效圖2-6PLD中與陣列表示圖2-7PLD中或陣列的表示圖2-8陣列線連接表示

PLD中邏輯門符號的簡化表示《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第6頁!圖2-10PROM的邏輯陣列結(jié)構(gòu)F的邏輯函數(shù)：《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第7頁!2.2.3PLA(Programmable

Logic

Array)圖2-13PLA邏輯陣列示意圖可編程與陣列＋可編程或陣列《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第8頁!2.2.4PAL(

Programmable

Array

Logic)

圖2-15PAL結(jié)構(gòu)圖2-16PAL的常用表示可編程與陣列＋固定或陣列《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第9頁!2.2.5GAL圖2-18GAL16V8的結(jié)構(gòu)圖可編程與陣列＋固定或陣列＋OLMC《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第10頁!PLD類型陣列輸出與或

PROM固定可編程，一次性三態(tài)、集電極開路PLA可編程一次性可編程一次性三態(tài)、集電極開路、寄存器PAL可編程一次性固定GAL可編程多次性固定輸出邏輯宏單元(OLMC)組態(tài)由用戶定義上述四種LDPLD器件比較

三態(tài)、

I/O、寄存器、異或輸出、互補帶反饋《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第11頁!邏輯陣列塊(LAB，LogicArrayBlock)圖3-27MAX3000的結(jié)構(gòu)（Altera）可編程連線陣列(PIA，ProgrammableInterconnectArray)一個LAB由16個宏單元的陣列組成。《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第12頁!共享擴展乘積項圖2-28共享擴展乘積項結(jié)構(gòu)每個宏單元提供一個單獨的乘積項，通過一個非門取反后反饋到邏輯陣列中，可被LAB內(nèi)任何一個或全部宏單元使用和共享，以組成復雜的邏輯函數(shù)。每個LAB有16個共享擴展項?！禙PGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第13頁!2、可編程連線陣列PIA圖2-30PIA信號布線到LAB的方式專用輸入、I/O引腳和宏單元輸出都連接到PIA，用戶可編程控制PIA把器件中任何信號連接到其目的地?！禙PGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第14頁!五個主要部分：邏輯陣列塊（LAB）宏單元擴展乘積項（共享和并聯(lián)）可編程連線陣列（PIA）I/O控制塊三個基本部分CPLD的結(jié)構(gòu)：《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第15頁!

A、B、C、D由PLD芯片的管腳輸入后進入可編程連線陣列（PIA)，在內(nèi)部會產(chǎn)生A、A非、B、B非、C、C非、D、D非8個輸出。圖中每一個叉表示相連（可編程熔絲導通），所以得到：f=f1+f2=(ACD’)+(BCD’)。

D觸發(fā)器直接利用宏單元中的可編程D觸發(fā)器來實現(xiàn)。時鐘信號CLK由I/O腳輸入后進入芯片內(nèi)部的全局時鐘專用通道，直接連接到可編程觸發(fā)器的時鐘端?？删幊逃|發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。（以上步驟均由軟件自動完成，不需人為干預）此簡單電路只需一個宏單元即可完成。對于復雜電路，需通過并聯(lián)擴展項和共享擴展項將多個宏單元相連，宏單元的輸出也可以連接到可編程連線陣列，再做為另一個宏單元的輸入。這樣PLD就可實現(xiàn)更復雜的邏輯。

《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第16頁!2.4FPGA結(jié)構(gòu)與工作原理2.4.1查找表(LUT，LookUpTable)圖2-33FPGA查找表單元內(nèi)部結(jié)構(gòu)圖2-32FPGA查找表單元FieldProgrammableGateArray《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第17頁!一個N輸入查找表(LUT，LookUpTable)可以實現(xiàn)N個輸入變量的任何邏輯功能，如

N輸入“與”、

N輸入“異或”等。輸入多于N個的函數(shù)、方程必須分開用幾個查找表（LUT）實現(xiàn)輸出查黑找盒表子輸入1輸入2輸入3輸入4什么是查找表?基于查找表的結(jié)構(gòu)模塊

《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第18頁!LE＝LUT＋可編程FF＋進位鏈＋級聯(lián)鏈（寄存器鏈）1、邏輯單元LE（LogicElement）普通模式算術(shù)模式《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第19頁!2、邏輯陣列塊LABLogicArrayBlock

LAB＝16個LE進位鏈/寄存器鏈/直通互連局部互連/行互連/列互連/《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第20頁!連續(xù)布線=每次設計重復的可預測性和高性能連續(xù)布線(Altera基于查找表（LUT）的FPGA)LABLE3、行/列互連（快速通道）分段布線=每次設計不重復的難預測性，性能降低《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第21頁!5、嵌入式存儲器：由數(shù)十個M9K的存儲器塊構(gòu)成，每個M9K存儲器塊具有很強的伸縮性，可實現(xiàn)8192位RAM、ROM、移位寄存器、FIFO。還可通過多種連線與可編程資源實現(xiàn)連接，大大增強了FPGA的性能，擴大了其應用范圍。用M9K構(gòu)成不同結(jié)構(gòu)的RAM和ROM輸出時鐘DRAM/ROM256x321024x84096x28192x1DDD寫脈沖電路輸出寬度32,8,2,1

數(shù)據(jù)寬度32,8,2,1地址寬度8,10,12,13

寫使能輸入時鐘6、乘法器、PLL《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第22頁!仍以上述電路為例：

A、B、C、D由FPGA芯片的管腳輸入后進入快速通道，然后作為地址線連到LUT，LUT中已經(jīng)事先寫入了所有可能的邏輯結(jié)果，通過地址查找到相應的數(shù)據(jù)然后輸出，這樣組合邏輯就實現(xiàn)了。該電路中D觸發(fā)器是直接利用LUT后面D觸發(fā)器來實現(xiàn)。時鐘信號CLK由I/O腳輸入后進入芯片內(nèi)部的時鐘專用通道，直接連接到觸發(fā)器的時鐘端。觸發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。（以上步驟都是由軟件自動完成的，不需要人為干預）《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第23頁!FPGA/CPLD多電壓兼容系統(tǒng)內(nèi)核電壓3.3V、2.5V/1.8V/1.2V接受2.5V、3.3V或者5.0V輸入輸出電位標準Vccio《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第24頁!2.5.2JTAG(JointTestActionGroup)邊界掃描測試圖2-43邊界掃描電路結(jié)構(gòu)BoardScanTest2.5FPGA/CPLD測試技術(shù)《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第25頁!2.6FPGA/CPLD產(chǎn)品概述《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第26頁!兩大生產(chǎn)廠商產(chǎn)品FPGA：Cyclone、CycloneⅡStratix、StratixⅡ等CPLD：MAX7000、MAX3000系列（EEPROM工藝）

Altera:FPGA：Spartan系列（低成本設計）Virtex系列（高端設計）CPLD：XC9500系列（Flash工藝）

Xilinx:《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第27頁!編程和配置：1、基于電可擦除存儲單元的E2PROM或FLASH技術(shù)，掉電后保留信息，CPLD一般采用這種編程工藝，稱為編程。（基于反熔絲技術(shù)的也稱為編程。）2、基于SRAM查找表的技術(shù)，掉電后不保留信息，大部分FPGA采用這種編程工藝，稱為配置。2.7CPLD和FPGA的編程與配置《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第28頁!2.7CPLD和FPGA的編程與配置10芯下載口表2-3上圖接口各引腳信號名稱THEEND《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第29頁!EDA實驗的3個層次2、控制與信號傳輸功能的實現(xiàn)（特點：必須使用EDA技術(shù)才也能實現(xiàn)，能體現(xiàn)EDA技術(shù)的優(yōu)勢，是電子設計競賽賽題最有可能出題的功能范圍，值得重視?。?/p>

如：高速信號發(fā)生器（含高速D/A輸出）、PWM、FSK/PSK、A/D采樣控制器、數(shù)字頻率合成、數(shù)字PLL、FIFO、RS232或PS/2通信、VGA顯示控制電路、邏輯分析儀、存儲示波器、虛擬儀表、圖像采樣處理和顯示、機電實時控制系統(tǒng)、FPGA與單片機綜合控制等電路的設計。

《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第30頁!補充內(nèi)容：應用于嵌入式系統(tǒng)的微處理器主要有MCU、MPU、DSP《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第31頁!《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第32頁!《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第33頁!《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第34頁!《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第35頁!《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第36頁!2.1.2可編程邏輯器件的分類圖2-2PLD按集成度分類低密度可編程邏輯器件(LDPLD)高密度可編程邏輯器件(HDPLD)可編程邏輯器件(PLD)PROMPLAPALGALEPLDCPLDFPGA按集成密度分：《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第37頁!按編程工藝分：①采用一次性編程的熔絲（Fuse）或反熔絲（Antifuse）元件的可編程器件，如PROM、PLA和PAL等。②采用紫外線擦除、電可編程元件，即采用EPROM、UVCMOS工藝結(jié)構(gòu)的可多次編程器件。如EPLD。③采用電擦除、電可編程元件。其中一種是E2PROM，另一種是采用快閃存儲器單元（FlashMemory）結(jié)構(gòu)的可多次編程器件。如GAL和CPLD，Actel的FPGA是Flash。④基于靜態(tài)存儲器SRAM結(jié)構(gòu)的可多次編程器件。目前多數(shù)FPGA是基于SRAM結(jié)構(gòu)的可編程器件?！禙PGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第38頁!2.2簡單PLD結(jié)構(gòu)原理2.2.1邏輯元件符號表示圖2-3兩種不同版本的國際標準邏輯門符號對照IEEE1991版IEEE1984版《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第39頁!2.2.2PROM（只能構(gòu)建組合邏輯）圖2-9PROM基本結(jié)構(gòu)W的邏輯函數(shù)：《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第40頁!圖2-11PROM表達的PLD陣列圖圖2-12用PROM完成半加器邏輯陣列舉例：用4×2PROM實現(xiàn)半加器《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第41頁!圖2-14PLA與PROM的比較PLA利用率較高，但需要化簡PLA（6×3）PROM（8×3）《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第42頁!圖2-17PAL16V8的部分結(jié)構(gòu)圖可編程與陣列＋固定或陣列＋輸出電路（有多種結(jié)構(gòu)類型）《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第43頁!GAL

GeneralArrayLogicDevice最多有8個或項，每個或項最多有32個與項EPLDErasableProgrammableLogicDevice乘積項邏輯《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第44頁!2.3CPLD結(jié)構(gòu)與工作原理ComplexProgrammableLogicDevice

基本電路結(jié)構(gòu)：

將若干個類似于GAL的功能模塊和實現(xiàn)互連的開關(guān)矩陣集成于同一芯片上，就形成了CPLD。它包含以下三個基本部分1.宏單元（通用邏輯模塊/

GLB）：由可編程的與邏輯陣列、乘積項共享的或邏輯陣列和輸出邏輯宏單元三部分構(gòu)成。多個宏單元組成一個LAB_邏輯陣列塊。2.I/O控制塊（I/O單元）：是內(nèi)部信號到I/O引腳的接口部分。3.PIA_可編程連線陣列（可編程內(nèi)部連線）：

給各通用邏輯模塊之間，以及通用邏輯模塊和I/O之間提供互連網(wǎng)絡。《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第45頁!圖2-26MAX3000A系列的單個宏單元結(jié)構(gòu)PRNCLRNENA邏輯陣列全局清零共享邏輯擴展項清零時鐘清零選擇寄存器旁路并行擴展項通往I/O模塊通往PIA乘積項選擇矩陣來自I/O引腳全局時鐘QDEN來自PIA的36個信號（ProgrammableInterconnectArray）快速輸入選擇2可編程與陣列＋固定或陣列＋OLMC＝邏輯陣列＋乘積項選擇矩陣＋可編程寄存器1、宏單元《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第46頁!

圖2-29并聯(lián)擴展項饋送方式并聯(lián)擴展乘積項宏單元中一些沒有被使用的乘積項可分配到鄰近的宏單元去實現(xiàn)快速、復雜的邏輯函數(shù)。允許最多20個乘積項直接送到或邏輯?！禙PGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第47頁!3、I/O控制塊圖2-31MAX3000A系列器件的I/O控制塊允許每個I/O引腳單獨被配置為輸入、輸出和雙向工作方式?！禙PGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第48頁!f=(A+B)C(D’)=ACD’+BCD’

f舉例：《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第49頁!CPLD的優(yōu)點（Advantage）斷電后數(shù)據(jù)不會丟失。CPLD的缺點（Disadvantage）組成復雜的、特殊的數(shù)字系統(tǒng)時欠靈活?！禙PGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第50頁!0000010100000101輸入A輸入B輸入C輸入D

查找表輸出16x1RAM查找表原理多路選擇器

＝函數(shù)發(fā)生器《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第51頁!...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCEABEAB嵌入式陣列塊快速通道互連邏輯單元邏輯陣列塊(LAB)FPGA內(nèi)部結(jié)構(gòu)示意圖嵌入式乘法器鎖相環(huán)（PLL）《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第52頁!《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第53頁!圖2-38LAB陣列間互連《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第54頁!4、I/O單元與專用輸入端口IO單元結(jié)構(gòu)圖《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第55頁!下面是一個4輸入與門的例子實際邏輯電路LUT的實現(xiàn)方式

a,b,c,d輸入邏輯輸出地址RAM中存儲的內(nèi)容00000000000001000010....0...01111111111舉例：《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第56頁!FPGA的優(yōu)點（Advantage）在組成一些復雜的、特殊的數(shù)字系統(tǒng)時顯得更加靈活。FPGA的缺點（Disadvantage）FPGA中大多采用基于靜態(tài)隨機存儲器（SRAM）的查找表結(jié)構(gòu)，所以斷電后數(shù)據(jù)便隨之消失?！禙PGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第57頁!

嵌入式邏輯分析儀將一種高效的硬件測試手段和傳統(tǒng)的系統(tǒng)測試方法相結(jié)合,它可以隨設計文件一并下載于目標芯片中，用以捕捉目標芯片內(nèi)部信號節(jié)點處的信息，而又不影響原硬件系統(tǒng)的正常工作。在實際監(jiān)測中，QuartusII中的SignalTapII將測得的樣本信號暫存于目標器件中的嵌入式RAM（如ESB、M4K）中，然后通過器件的JTAG端口將采得的信息傳出，送入計算機進行顯示和分析。嵌入式邏輯分析儀SignalTapII允許對設計中的所有層次的模塊的信號節(jié)點進行測試，可以使用多時鐘驅(qū)動，而且還能通過設置以確定前后觸發(fā)捕捉信號信息的比例。2.5FPGA/CPLD測試技術(shù)2.5.1內(nèi)部邏輯測試（重復進行硬件系統(tǒng)的測試）P110_4.3嵌入式邏輯分析儀《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第58頁!2.5.2JTAG邊界掃描測試表2-1邊界掃描IO引腳功能使用四個I/O引腳和一個可選引腳作為JTAG引腳《FPGA結(jié)構(gòu)與應用》課件共70頁，您現(xiàn)在瀏覽的是第59頁!其他PLD公司：A