數(shù)電課件-第3章

3.2.3數(shù)據(jù)選擇器（MUX）

圖3.2.19數(shù)據(jù)選擇器和數(shù)據(jù)分配器示意圖

數(shù)據(jù)選擇器又稱多路選擇器(Multiplexer,簡稱MUX)。每次在地址輸入的控制下，從多路輸入數(shù)據(jù)中選擇一路輸出。1.四選一數(shù)據(jù)選擇器圖3.2.20(c)簡化符號EＮ：使能端；A1

、A0：地址輸入端；D3～D0

：數(shù)據(jù)輸入端；Y：輸出端；Y≥1&11A2DDA11101EN0D13D四選一MUX邏輯圖EN=1,Y=0;EN=0,Y=A1A0D0+A1A0D1+A1A0D2+A1A0D3

D2D00D10D311A1A0四選一MUX的卡諾圖圖4.2.24(b)表3.2.9四選一MUX的功能表

00001EN

使能輸入D311D210D101D0000??YA1A0

輸出

輸入EN=0,Y=A1A0D0+A1A0D1+A1A0D2+A1A0D3

EN=1,Y=0;圖3.2.2174153的簡化邏輯符號2.八選一數(shù)據(jù)選擇器EＮ：使能端；A2～A0：地址輸入端；D7～D0

：數(shù)據(jù)輸入端；Y：輸出端；圖3.2.22(b)簡化符號213DD0DDEN1DD64DD75≥1&1YY11A1A1121A012DAD4DENYD10D6741511257VccY082346GND013A5114D911D21516A1371D

八選一MUX的功能表

00001EN

使能輸入D3011D2010D1001D00000???YA2A1A0

輸出

輸入0000EN

使能輸入D7111D6110D5101D4100YA2A1A0

輸出

輸入八選一MUX的卡諾圖D6D7D5D41D2D3D1D0010110100A2A1A0八選一MUX的邏輯表達(dá)式EN=1,Y=0;EN=0,Y=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3圖3.2.24(a)3.數(shù)據(jù)選擇器的擴展圖3.2.23(a)四選一擴展為八選一MUX例：試用一片雙4選1數(shù)選器74LS153組成一個8選1數(shù)據(jù)選擇器。解：A2A1A0Y000～11D0～D3100～11D4～D7圖3.2.23(b)八選一擴展為三十二選一MUX例：試將8選1數(shù)選器74LS151擴展成一個32選1數(shù)據(jù)選擇器。END0D1D2D3A0?MUXA1YA3A4Y方法二例：試用1/2個74LS153實現(xiàn)如下邏輯函數(shù)的組合邏輯電路。解：邏輯函數(shù)變形為最小項之和形式比較可得：D0=0，D1=1，D2=1，D3=14.用數(shù)據(jù)選擇器設(shè)計組合邏輯電路比較兩卡諾圖，若A、B、C分別接A2、A1、A0，例2：用74151設(shè)計函數(shù)F=AB+AC。110110000010110100ABCD6D7D5D41D2D3D1D0010110100A2A1A0YF再令D0=D1=

D2=

D3=

D5，D4=D6=D7=1，則Y=F，相應(yīng)的電路圖如下所示：圖3.2.25(a)若C、B、A分別接A2、A1、A0，則Y、F的卡諾圖分別如下，010010110010110100CBAD6D7D5D41D2D3D1D0010110100A2A1A0YF再令D0=D2=

D4=

D5=

D6，D1=D3=D7=1，則Y=F，相應(yīng)的電路圖如下所示：圖3.2.25(b)

若要實現(xiàn)的組合邏輯函數(shù)F有m個變量，提供的數(shù)據(jù)選擇器的地址端為n，且n<m，例如函數(shù)F（ABC）用四選一數(shù)據(jù)選擇器實現(xiàn)。則需對函數(shù)F（ABC）降維。降維方法：1、代數(shù)法；2、卡諾圖法（1）代數(shù)法例1：F（ABC）=AC+AC+ABC，用1/2個74153實現(xiàn)。解：F（ABC）=AC+AC+ABC=ABC+ABC+ABC+AB1

A1

ENA0D01YD174153D2D3ABCCC1F例2：用一片74153設(shè)計一個一位全加器。解：一位全加器的卡諾圖分別如下111010100010110100AiBiCi-1YCiD2D00D10D311A1A0Si010111010010110100AiBiCi-1（2）卡諾圖法Si010111010010110100AiBiCi-10011AiBiSi降1維111010100010110100AiBiCi-1Ci0011AiBiCi降1維Ci-1Ci-1Ci-1Ci-1Ci-10Ci-11圖3.2.270011AiBiSiCi-1Ci-1Ci-1Ci-10011AiBiCiCi-10Ci-11例3.2.1：分別用一片74151和?74153實現(xiàn)函數(shù)

F=ABC+ABC+ABD+ABD+ACD。解：這是一個四變量函數(shù)，對其一次降維后可用74151實現(xiàn)，兩次降維后可用?74153實現(xiàn)。用數(shù)據(jù)選擇器設(shè)計組合邏輯電路的步驟：(1)降維；(可選）(2)比較；(3)畫邏輯圖。1111011111101110010110100ABCD(a)圖3.2.281D10DD1110110010ABC降維D10110100AB降維C1011010010ABCC+D10D11C01C00AB圖3.2.28(c)1D10DD1110110010ABC1011010010ABC圖3.2.12(c)10110100ABC+D10D11C01C00AB四、數(shù)據(jù)比較器

1.四位并行數(shù)據(jù)比較器7485圖3.2.29(c)簡化符號A3～A0、B3

～B0

：數(shù)碼輸入端；(A>B)i(A=B)i(A<B)i：級聯(lián)輸入端；FA>B、FA=B、FA<B

：比較結(jié)果輸出端；表3.2.104位數(shù)值比較器7485功能表100???A0>B0A1=B1A2=B2A3=B30

10???A0<B0A1=B1A2=B2A3=B3010???????A2<B2A3=B3100???????A2>B2A3=B31

00?????A1>B1A2=B2A3=B3010?????A1<B1A2=B2A3=B3A3<B3A3>B3A3B3????A2B2????A1B1????A0B00

10???100???FA>BFA<BFA=B(A>B)i(A<B)i(A=B)i輸出輸入續(xù)表000110A0=B0A1=B1A2=B2A3=B3110000A0=B0A1=B1A2=B2A3=B3001001A0=B0A1=B1A2=B2A3=B3001011A0=B0A1=B1A2=B2A3=B3001101A0=B0A1=B1A2=B2A3=B3A3=B3A3=B3A3=B3A3B3A2=B2A2=B2A2=B2A2B2A1=B1A1=B1A1=B1A1B1A0=B0A0=B0A0=B0A0B0001111010010100100FA>BFA<BFA=B(A>B)i(A<B)i(A=B)i輸出輸入(1)串聯(lián)方式4.數(shù)據(jù)比較器的擴展圖3.2.30圖3.2.31(2)并聯(lián)方式例：用一片7485實現(xiàn)兩個5位二進(jìn)制數(shù)A4A3A2A1A0和B4B3B2B1B0的比較。解：關(guān)鍵在最低位的比較A0B0(A>B)i(A<B)i(A=B)i00011011000110110000001001001011001101001111010010100100FA>BFA<BFA=B(A>B)i(A<B)i(A=B)i輸出輸入ФФ1010100ФФ1A1A2A3A4B1B2B3B4=A0B0FA>BFA=BFA<B兩個5位二進(jìn)制數(shù)A4A3A2A1A0和B4B3B2B1B0的比較

A0B0(A>B)i(A<B)i(A=B)i00011011ФФ1010100ФФ1(A>B)i=A0(A<B)i=B0(A=B)i=A0⊙B0圖3.2.331.四位串行進(jìn)位全加器四、全加器

圖3.2.34(c)簡化符號2.四位超前進(jìn)位全加器由于Si=Ai⊕Bi⊕Ci-1

Ci=AiBi+AiCi-1+BiCi-1

則S0=A0⊕B0⊕CI=f0(A0,B0,CI)C0=A0B0+A0CI+B0CI=g0(A0,B0,CI)S1=A1⊕B1⊕C0=f0(A1,B1,C0)=f0(A1,B1,g0(A0,B0,CI))=f1(A1,B1,A0,B0,CI)C1=A1B1+A1C0+B1C0=g0(A1,B1,C0)=g1(A1,B1,A0,B0,CI)S3=f3(A3,A2,A1,A0,B3,B2,B1,B0,CI)C3=g3(A3,A2,A1,A0,B3,B2,B1,B0,CI)

在加法運算前，根據(jù)進(jìn)位COi是Ai-1,Ai-2,......,A0及Bi-1,Bi-2,......,B0的函數(shù)關(guān)系得到每個位的進(jìn)位CIi，這樣一次就可以完成整個加法運算。4位超前進(jìn)位加法器74LS283的邏輯圖

只需經(jīng)過三級門電路的延遲時間，等價于1位全加器的時間延遲。例：試用兩片4位超前進(jìn)位加法器74LS283構(gòu)成一個8位加法器。解：低位芯片的高位進(jìn)位輸出端接高位芯片的低位進(jìn)位輸入端。高位低位當(dāng)相加結(jié)果S3S2S1S0為1010時，應(yīng)進(jìn)行修正。解：分析：當(dāng)小數(shù)部分大于4時，整數(shù)部分應(yīng)加1，即A3A2A1A0＋1COS3S2S1S0例3.2.2已知BCD碼(A3A2A1A0.a3a2a1a0)8421BCD，

試用中規(guī)模器件和部分門電路設(shè)計