zyb-ch2-EDA設(shè)計流程及其工具課件

第2章EDA設(shè)計流程及其工具2.1：FPGA/CPLD設(shè)計流程2.2：ASIC及其設(shè)計流程2.3：常用EDA工具2.4：MAXPLUSII概述2.5：IP核第2章EDA設(shè)計流程及其工具2.1：FPGA/CPLD設(shè)2.1FPGA/CPLD設(shè)計流程FPGA：現(xiàn)場可編程門陣列

CPLD：復(fù)雜可編程邏輯器件★這2種器件的一般開發(fā)流程為：(OneTimeProgramming)功能仿真原理圖/HDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載邏輯綜合器結(jié)構(gòu)綜合器1.功能仿真2.時序仿真時序與功能門級仿真FPGA/CPLD器件和電路系統(tǒng)1.isp方式下載2.JTAG方式下載3.針對SRAM結(jié)構(gòu)的配置4.OTP器件編輯2.1FPGA/CPLD設(shè)計流程FPGA：現(xiàn)場可編程門陣1、設(shè)計輸入（原理圖/HDL文本編輯）將需設(shè)計的電子系統(tǒng)的功能和結(jié)構(gòu)以圖形或文本方式表達?！駡D形輸入：原理圖輸入、狀態(tài)圖輸入、波形圖輸入原理圖方式應(yīng)用最為廣泛,原理圖輸入對原理圖進行功能驗證后再進行編譯即可轉(zhuǎn)換為網(wǎng)表文件。但此方法一般僅實用于小電路。對于稍大的電路，其可讀性、可移植性差。波形圖主要應(yīng)用于仿真功能測試時產(chǎn)生某種測試信號;狀態(tài)圖常用于建模中?！馠DL文本輸入：目前主流輸入方式，是最有效的方式，其可讀性、可移植性好、便于存檔。1、設(shè)計輸入（原理圖/HDL文本編輯）將需設(shè)計的電子2、綜合將前面輸入的原理圖、HDL語言描述轉(zhuǎn)化為電路實現(xiàn)的門級網(wǎng)表的過程；是從抽象到具體實現(xiàn)的關(guān)鍵步驟；綜合的結(jié)果不是唯一的；為達到性能要求，往往對綜合加以約束。3、適配將網(wǎng)表文件轉(zhuǎn)換為適應(yīng)于特定目標器件的可下載的最終文件。適配對象直接與器件的結(jié)構(gòu)細節(jié)相對應(yīng)。2、綜合4、行為仿真、功能仿真、時序仿真仿真就是讓計算機根據(jù)一定的算法和一定的仿真庫對EDA設(shè)計進行模擬，以驗證設(shè)計，排除錯誤。行為仿真：在綜合以前對VHDL所描述的內(nèi)容進行行為仿真，即將VHDL設(shè)計源程序直接送到VHDL仿真器中仿真。此時的仿真只是根據(jù)VHDL的語義進行的，與具體電路沒有關(guān)系。在這時的仿真中，可以充分發(fā)揮VHDL中的適用于仿真控制的語句及有關(guān)的預(yù)定義函數(shù)和庫文件。4、行為仿真、功能仿真、時序仿真功能仿真：直接對VHDL、原理圖描述或其他描述形式的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足原設(shè)計的要求的過程，仿真過程不涉及任何具體器件的硬件特性，如延時特性。直接進行功能仿真的好處是設(shè)計耗時短，對硬件庫、綜合器等沒有任何要求。大的設(shè)計項目一般先進行功能仿真，確認邏輯功能滿足要求后，再進行綜合、適配、時序仿真。功能仿真：時序仿真：接近真實器件運行特性的仿真，仿真文件中已包含了器件硬件特性參數(shù)，仿真精度高。仿真的文件必須來自針對具體器件的布線/適配器所產(chǎn)生的仿真文件。綜合后所得的EDIF等網(wǎng)表文件通常作為適配器的輸入文件，產(chǎn)生的網(wǎng)表文件中包含了較為精確的延時信息。將這個網(wǎng)表文件送到仿真器中進行仿真，就可以得到精確的時序仿真結(jié)果了。時序仿真：EDA設(shè)計流程圖EDA設(shè)計流程圖目前流行多種網(wǎng)表文件格式，其中最通用的是EDIF格式的網(wǎng)表文件。Xilinx的XNF網(wǎng)表文件格式也很流行，一般只在使用Xilinx的FPGA/CPLD時才會用到XNF格式。VHDL文件格式也可以用來描述電路網(wǎng)絡(luò)，即采用VHDL語法描述各級電路互連，稱之為VHDL網(wǎng)表，它描述的電路與生成的EDIF/XNF等網(wǎng)表文件一致。VHDL網(wǎng)表文件采用VHDL語法，只是其中的電路描述采用了結(jié)構(gòu)描述方法，即首先描述了最基本的門電路，然后將這些門電路用例化語句連接起來。目前流行多種網(wǎng)表文件格式，其中最通用的是EDIF格式的網(wǎng)表文EDA設(shè)計流程圖EDA設(shè)計流程圖注意：圖中有兩個仿真器，一是VHDL仿真器，一個是門級仿真器，都能進行功能仿真和時序仿真。兩者仿真用的文件格式不同，即網(wǎng)表文件不同。在綜合之后，VHDL綜合器一般都可以生成一個VHDL網(wǎng)表文件。這樣的VHDL網(wǎng)表文件再送到VHDL仿真器中進行功能仿真，仿真結(jié)果與門級仿真器所做的功能仿真的結(jié)果基本一致。注意：圖中有兩個仿真器，一是VHDL仿真器，一個是門級仿真器5、編程下載將適配后的下載文件，通過通信電纜或?qū)Ｓ镁幊唐鲗懼料鄳?yīng)目標器件的過程。6、硬件測試將含有載入了設(shè)計的FPGA或CPLD的硬件系統(tǒng)進行統(tǒng)一測試，以便最終驗證設(shè)計項目在目標系統(tǒng)上的實際工作情況。5、編程下載2.2ASIC及其設(shè)計流程

ASIC分為：數(shù)字ASIC、模擬ASIC、數(shù)模混合ASIC。2.2.1ASIC設(shè)計方法

ASIC設(shè)計方法全定制法半定制法門陣列法標準單元法可編程邏輯器件法2.2ASIC及其設(shè)計流程ASIC分為：數(shù)字A2.2.2一般ASIC設(shè)計的流程

系統(tǒng)規(guī)格設(shè)計系統(tǒng)級描述RTL級描述邏輯綜合優(yōu)化門級網(wǎng)表輸出門級網(wǎng)表布局/布線布局后模擬/驗證FPGA/ASIC實現(xiàn)RTL級仿真門級仿真系統(tǒng)級仿真前端設(shè)計后端設(shè)計2.2.2一般ASIC設(shè)計的流程系統(tǒng)規(guī)格設(shè)計系統(tǒng)級描述2.3常用EDA工具

用EDA技術(shù)設(shè)計電路可以分為不同的技術(shù)環(huán)節(jié)，每一個環(huán)節(jié)中必須有對應(yīng)的軟件包或?qū)Ｓ玫腅DA工具獨立處理。EDA工具大致可以分為以下5個模塊。設(shè)計輸入編輯器仿真器HDL綜合器適配器（或布局布線器）下載器2.3常用EDA工具用EDA技術(shù)設(shè)計電路可以分2.3.1設(shè)計輸入編輯器通常專業(yè)的EDA工具供應(yīng)商或各可編程邏輯器件廠商都提供EDA開發(fā)工具，在這些EDA開發(fā)工具中都含有設(shè)計輸入編輯器，如Xilinx公司的Foundation、ISE，Altera公司的MAX+plusII、QUARTUS等。一般的設(shè)計輸入編輯器都支持圖形輸入和HDL文本輸入。圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入三種常用方法。2.3.1設(shè)計輸入編輯器2.3.2HDL綜合器硬件描述語言誕生的初衷是用于設(shè)計邏輯電路的建模和仿真，但直到Synoposys公司推出了HDL綜合器后，才可以將HDL直接用于電路設(shè)計。HDL綜合器是一種用EDA技術(shù)實施電路設(shè)計中完成電路化簡、算法優(yōu)化、硬件結(jié)構(gòu)細化的計算機軟件，是將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具。2.3.2HDL綜合器 HDL綜合器在把可綜合的HDL（Verilog或VHDL）轉(zhuǎn)化為硬件電路時，一般要經(jīng)過兩個步驟。第1步是HDL綜合器對Verilog或VHDL進行處理分析，并將其轉(zhuǎn)換成電路結(jié)構(gòu)或模塊。這時是不考慮實際器件實現(xiàn)的，即完全與硬件無關(guān)，這個過程是一個通用電路原理圖形成的過程。第2步是對應(yīng)實際實現(xiàn)目標器件的結(jié)構(gòu)進行優(yōu)化，并使之滿足各種約束條件，優(yōu)化關(guān)鍵路徑等。 HDL綜合器在把可綜合的HDL（Verilog或VHDL）HDL綜合器的輸出文件一般是網(wǎng)表文件，可以是：用于電路設(shè)計數(shù)據(jù)交換和交流的工業(yè)標準化格式的文件；直接用硬件描述語言HDL表達的標準格式的網(wǎng)表文件；對應(yīng)FPGA/CPLD器件廠商的網(wǎng)表文件。

HDL綜合器是EDA設(shè)計流程中的一個獨立的設(shè)計步驟，它往往被其他EDA環(huán)節(jié)調(diào)用，完成整個設(shè)計流程。HDL綜合器的輸出文件一般是網(wǎng)表文件，可以是：2.3.3仿真器在EDA技術(shù)中仿真的地位非常重要，行為模型的表達、電子系統(tǒng)的建模、邏輯電路的驗證以及門級系統(tǒng)的測試，每一步都離不開仿真器的模擬檢測。在EDA發(fā)展的初期，快速地進行電路邏輯仿真是當(dāng)時的核心問題，即使在現(xiàn)在，各個環(huán)節(jié)的仿真仍然是整個EDA設(shè)計流程中最重要、最耗時的一個步驟。因此，仿真器的仿真速度、仿真的準確性和易用性成為衡量仿真器的重要指標。2.3.3仿真器按處理的硬件描述語言類型，HDL仿真器可分為：VHDL仿真器Verilog仿真器混合VHDL仿真器其他HDL仿真器常用的仿真器有：ModelTechnology公司的ModelsimCadence公司的Verilog-XL和NC-SimAldec公司的ActiveHDLSynopsys公司的VCS等。

按處理的硬件描述語言類型，HDL仿真器可分為：2.3.4適配器（布局布線器）完成目標系統(tǒng)在器件上的布局布線，通常由廠商提供的專門針對器件的軟件來完成。適配器最后輸出的是廠商自定義的下載文件，包括：時序仿真文件適配技術(shù)報告文件面向第三方EDA工具的輸出文件編程下載文件2.3.4適配器（布局布線器）2.3.5下載器（編程器）將設(shè)計下載到對應(yīng)器件，實現(xiàn)硬件設(shè)計。一般由廠商提供的專門針對器件的下載軟件和下載電纜線完成。2.3.5下載器（編程器）FPGAExpress：VHDL/Verilog綜合軟件，簡單易用，但有人反映其對Verilog的支持不夠強,Synopsys公司出品。Spectrum：VHDL/Verilog綜合軟件，可以加比較多的約束條件?？煽匦暂^強，

Mentor公司出品。常見的EDA工具Synplify：VHDL/Verilog綜合軟件，口碑相當(dāng)不錯，Synplicity公司出品。FPGACompilerII：VHDL/Verilog綜合軟件，Synopsys公司出品。FPGAExpress：VHDL/Verilog綜合軟件，簡常見的EDA工具Active-HDL：VHDL/Verilog仿真軟件，簡單易用，Aldec公司出品。Modelsim：VHDL/Verilog仿真軟件，功能比Active-HDL強大，使用比Active-HDL復(fù)雜，Mentor公司出品。NC-Verilog/NC-VHDL：很好的Verilog/VHDL仿真軟件，其中NC-Verilog的前身是著名的Verilog仿真軟件Verilog-XL，Cadence公司出品。FPGAAdvantage：VHDL/Verilog完整開發(fā)系統(tǒng)，可以完成除了布線以外所有的工作，Mentor公司出品。常見的EDA工具Active-HDL：VHDL/Verilo一種最常用的用于FPGA/CPLD開發(fā)設(shè)計的軟件平臺，其主要功能和設(shè)計流程為：圖形或HDL編輯器CompilerNetlistExtractorDatabaseBuilderLogicSynthesizerPartitionerFitterTimingSNFExtractorAssembler編程器設(shè)計輸入綜合或編譯適配器件仿真下載編譯網(wǎng)表提取數(shù)據(jù)庫建立邏輯綜合邏輯分割適配延時網(wǎng)表提取編程文件匯編2.4MAX+PLUSⅡ概述一種最常用的用于FPGA/CPLD開發(fā)設(shè)計的軟件平臺設(shè)計輸入MAX+PLUSII圖形編輯器MAX+PLUSII文本編輯器器件編程MAX+PLUSII編程器項目編譯編譯器網(wǎng)表提取器適配邏輯綜合器數(shù)據(jù)庫建庫器項目校驗MAX+PLUSII仿真器MAX+PLUSII時間分析器MAX+PLUSII信息處理器和層次顯示設(shè)計輸入MAX+PLUSIIMAX+PLUSII器件編程MAX+PLUSⅡ的管理器窗口MAX+PLUSⅡ的管理器窗口輸入符號總線節(jié)點名稱74163符號輸出符號連接點輸入管腳名輸出管腳名總線名稱MAX+PLUSⅡ的原理圖編輯器輸入符號總線節(jié)點名稱74163符號輸出符號連接點輸入管腳名MAX+PLUSⅡ的HDL文本編輯器MAX+PLUSⅡ的HDL文本編輯器MAX+PLUSⅡ的波形編輯器MAX+PLUSⅡ的波形編輯器具有知識產(chǎn)權(quán)的IP模塊的使用是現(xiàn)代數(shù)字系統(tǒng)設(shè)計最有效方法之一。IP模塊一般是比較復(fù)雜的模塊，如數(shù)字濾波器、總線接口、DSP、圖像處理單元等。這類模塊設(shè)計工作量大，設(shè)計者重新設(shè)計時，往往需要在設(shè)計、仿真、優(yōu)化，邏輯綜合、測試等方面化費大量勞動。各EDA公司均設(shè)有IP中心，在網(wǎng)上為設(shè)計者提供服務(wù)。網(wǎng)絡(luò)上已有豐富的各類IP出售，使設(shè)計者之間資源共享，加快產(chǎn)品設(shè)計，降低產(chǎn)品設(shè)計風(fēng)險。分為軟IP、固IP和硬IP。2.5IP核具有知識產(chǎn)權(quán)的IP模塊的使用是現(xiàn)代數(shù)字系統(tǒng)設(shè)計最有效方法之一軟IP以HDL代碼形式存在。設(shè)計周期短，設(shè)計投入少。不涉及物理實現(xiàn)，為后續(xù)設(shè)計留有空間，增大了IP的靈活性和適應(yīng)性。需要設(shè)計人員深入理解HDL代碼，并將其轉(zhuǎn)換成掩膜布局以產(chǎn)生合理的物理層設(shè)計結(jié)果。在一定程度上使后續(xù)工序無法適應(yīng)整體設(shè)計，需要一定程度的軟IP修正，在性能上不可能獲得全面的優(yōu)化。軟IP固IP完成了綜合的功能塊。有較大的設(shè)計深度，以網(wǎng)表文件的形式提交客戶使用。使用與固IP同一個IC生產(chǎn)線的單元庫，IP應(yīng)用成功的機率會更高。固IP硬IP提供設(shè)計的最終階段產(chǎn)品：掩膜。設(shè)計深度高，靈活性小?；谝浦驳脑O(shè)計復(fù)用方法使用硬IP。芯片的復(fù)用是經(jīng)過驗證了的IP現(xiàn)有工作布局，是一種最省時最省力的復(fù)用方法。需要布局移植工具解決新、舊工藝技術(shù)不同的問題。硬IPIP的實際內(nèi)涵：必須是為了易于重用而按嵌入式應(yīng)用專門設(shè)計的。必須實現(xiàn)IP模塊的優(yōu)化設(shè)計。要符合IP標準。IP的實際內(nèi)涵：課后作業(yè)根據(jù)教材、參考書籍或從互聯(lián)網(wǎng)上收集相關(guān)資料完成：2-22-5課后作業(yè)演講完畢，謝謝觀看！演講完畢，謝謝觀看！第2章EDA設(shè)計流程及其工具2.1：FPGA/CPLD設(shè)計流程2.2：ASIC及其設(shè)計流程2.3：常用EDA工具2.4：MAXPLUSII概述2.5：IP核第2章EDA設(shè)計流程及其工具2.1：FPGA/CPLD設(shè)2.1FPGA/CPLD設(shè)計流程FPGA：現(xiàn)場可編程門陣列

CPLD：復(fù)雜可編程邏輯器件★這2種器件的一般開發(fā)流程為：(OneTimeProgramming)功能仿真原理圖/HDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載邏輯綜合器結(jié)構(gòu)綜合器1.功能仿真2.時序仿真時序與功能門級仿真FPGA/CPLD器件和電路系統(tǒng)1.isp方式下載2.JTAG方式下載3.針對SRAM結(jié)構(gòu)的配置4.OTP器件編輯2.1FPGA/CPLD設(shè)計流程FPGA：現(xiàn)場可編程門陣1、設(shè)計輸入（原理圖/HDL文本編輯）將需設(shè)計的電子系統(tǒng)的功能和結(jié)構(gòu)以圖形或文本方式表達。●圖形輸入：原理圖輸入、狀態(tài)圖輸入、波形圖輸入原理圖方式應(yīng)用最為廣泛,原理圖輸入對原理圖進行功能驗證后再進行編譯即可轉(zhuǎn)換為網(wǎng)表文件。但此方法一般僅實用于小電路。對于稍大的電路，其可讀性、可移植性差。波形圖主要應(yīng)用于仿真功能測試時產(chǎn)生某種測試信號;狀態(tài)圖常用于建模中?！馠DL文本輸入：目前主流輸入方式，是最有效的方式，其可讀性、可移植性好、便于存檔。1、設(shè)計輸入（原理圖/HDL文本編輯）將需設(shè)計的電子2、綜合將前面輸入的原理圖、HDL語言描述轉(zhuǎn)化為電路實現(xiàn)的門級網(wǎng)表的過程；是從抽象到具體實現(xiàn)的關(guān)鍵步驟；綜合的結(jié)果不是唯一的；為達到性能要求，往往對綜合加以約束。3、適配將網(wǎng)表文件轉(zhuǎn)換為適應(yīng)于特定目標器件的可下載的最終文件。適配對象直接與器件的結(jié)構(gòu)細節(jié)相對應(yīng)。2、綜合4、行為仿真、功能仿真、時序仿真仿真就是讓計算機根據(jù)一定的算法和一定的仿真庫對EDA設(shè)計進行模擬，以驗證設(shè)計，排除錯誤。行為仿真：在綜合以前對VHDL所描述的內(nèi)容進行行為仿真，即將VHDL設(shè)計源程序直接送到VHDL仿真器中仿真。此時的仿真只是根據(jù)VHDL的語義進行的，與具體電路沒有關(guān)系。在這時的仿真中，可以充分發(fā)揮VHDL中的適用于仿真控制的語句及有關(guān)的預(yù)定義函數(shù)和庫文件。4、行為仿真、功能仿真、時序仿真功能仿真：直接對VHDL、原理圖描述或其他描述形式的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足原設(shè)計的要求的過程，仿真過程不涉及任何具體器件的硬件特性，如延時特性。直接進行功能仿真的好處是設(shè)計耗時短，對硬件庫、綜合器等沒有任何要求。大的設(shè)計項目一般先進行功能仿真，確認邏輯功能滿足要求后，再進行綜合、適配、時序仿真。功能仿真：時序仿真：接近真實器件運行特性的仿真，仿真文件中已包含了器件硬件特性參數(shù)，仿真精度高。仿真的文件必須來自針對具體器件的布線/適配器所產(chǎn)生的仿真文件。綜合后所得的EDIF等網(wǎng)表文件通常作為適配器的輸入文件，產(chǎn)生的網(wǎng)表文件中包含了較為精確的延時信息。將這個網(wǎng)表文件送到仿真器中進行仿真，就可以得到精確的時序仿真結(jié)果了。時序仿真：EDA設(shè)計流程圖EDA設(shè)計流程圖目前流行多種網(wǎng)表文件格式，其中最通用的是EDIF格式的網(wǎng)表文件。Xilinx的XNF網(wǎng)表文件格式也很流行，一般只在使用Xilinx的FPGA/CPLD時才會用到XNF格式。VHDL文件格式也可以用來描述電路網(wǎng)絡(luò)，即采用VHDL語法描述各級電路互連，稱之為VHDL網(wǎng)表，它描述的電路與生成的EDIF/XNF等網(wǎng)表文件一致。VHDL網(wǎng)表文件采用VHDL語法，只是其中的電路描述采用了結(jié)構(gòu)描述方法，即首先描述了最基本的門電路，然后將這些門電路用例化語句連接起來。目前流行多種網(wǎng)表文件格式，其中最通用的是EDIF格式的網(wǎng)表文EDA設(shè)計流程圖EDA設(shè)計流程圖注意：圖中有兩個仿真器，一是VHDL仿真器，一個是門級仿真器，都能進行功能仿真和時序仿真。兩者仿真用的文件格式不同，即網(wǎng)表文件不同。在綜合之后，VHDL綜合器一般都可以生成一個VHDL網(wǎng)表文件。這樣的VHDL網(wǎng)表文件再送到VHDL仿真器中進行功能仿真，仿真結(jié)果與門級仿真器所做的功能仿真的結(jié)果基本一致。注意：圖中有兩個仿真器，一是VHDL仿真器，一個是門級仿真器5、編程下載將適配后的下載文件，通過通信電纜或?qū)Ｓ镁幊唐鲗懼料鄳?yīng)目標器件的過程。6、硬件測試將含有載入了設(shè)計的FPGA或CPLD的硬件系統(tǒng)進行統(tǒng)一測試，以便最終驗證設(shè)計項目在目標系統(tǒng)上的實際工作情況。5、編程下載2.2ASIC及其設(shè)計流程

ASIC分為：數(shù)字ASIC、模擬ASIC、數(shù)?；旌螦SIC。2.2.1ASIC設(shè)計方法

ASIC設(shè)計方法全定制法半定制法門陣列法標準單元法可編程邏輯器件法2.2ASIC及其設(shè)計流程ASIC分為：數(shù)字A2.2.2一般ASIC設(shè)計的流程

系統(tǒng)規(guī)格設(shè)計系統(tǒng)級描述RTL級描述邏輯綜合優(yōu)化門級網(wǎng)表輸出門級網(wǎng)表布局/布線布局后模擬/驗證FPGA/ASIC實現(xiàn)RTL級仿真門級仿真系統(tǒng)級仿真前端設(shè)計后端設(shè)計2.2.2一般ASIC設(shè)計的流程系統(tǒng)規(guī)格設(shè)計系統(tǒng)級描述2.3常用EDA工具

用EDA技術(shù)設(shè)計電路可以分為不同的技術(shù)環(huán)節(jié)，每一個環(huán)節(jié)中必須有對應(yīng)的軟件包或?qū)Ｓ玫腅DA工具獨立處理。EDA工具大致可以分為以下5個模塊。設(shè)計輸入編輯器仿真器HDL綜合器適配器（或布局布線器）下載器2.3常用EDA工具用EDA技術(shù)設(shè)計電路可以分2.3.1設(shè)計輸入編輯器通常專業(yè)的EDA工具供應(yīng)商或各可編程邏輯器件廠商都提供EDA開發(fā)工具，在這些EDA開發(fā)工具中都含有設(shè)計輸入編輯器，如Xilinx公司的Foundation、ISE，Altera公司的MAX+plusII、QUARTUS等。一般的設(shè)計輸入編輯器都支持圖形輸入和HDL文本輸入。圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入三種常用方法。2.3.1設(shè)計輸入編輯器2.3.2HDL綜合器硬件描述語言誕生的初衷是用于設(shè)計邏輯電路的建模和仿真，但直到Synoposys公司推出了HDL綜合器后，才可以將HDL直接用于電路設(shè)計。HDL綜合器是一種用EDA技術(shù)實施電路設(shè)計中完成電路化簡、算法優(yōu)化、硬件結(jié)構(gòu)細化的計算機軟件，是將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具。2.3.2HDL綜合器 HDL綜合器在把可綜合的HDL（Verilog或VHDL）轉(zhuǎn)化為硬件電路時，一般要經(jīng)過兩個步驟。第1步是HDL綜合器對Verilog或VHDL進行處理分析，并將其轉(zhuǎn)換成電路結(jié)構(gòu)或模塊。這時是不考慮實際器件實現(xiàn)的，即完全與硬件無關(guān)，這個過程是一個通用電路原理圖形成的過程。第2步是對應(yīng)實際實現(xiàn)目標器件的結(jié)構(gòu)進行優(yōu)化，并使之滿足各種約束條件，優(yōu)化關(guān)鍵路徑等。 HDL綜合器在把可綜合的HDL（Verilog或VHDL）HDL綜合器的輸出文件一般是網(wǎng)表文件，可以是：用于電路設(shè)計數(shù)據(jù)交換和交流的工業(yè)標準化格式的文件；直接用硬件描述語言HDL表達的標準格式的網(wǎng)表文件；對應(yīng)FPGA/CPLD器件廠商的網(wǎng)表文件。

HDL綜合器是EDA設(shè)計流程中的一個獨立的設(shè)計步驟，它往往被其他EDA環(huán)節(jié)調(diào)用，完成整個設(shè)計流程。HDL綜合器的輸出文件一般是網(wǎng)表文件，可以是：2.3.3仿真器在EDA技術(shù)中仿真的地位非常重要，行為模型的表達、電子系統(tǒng)的建模、邏輯電路的驗證以及門級系統(tǒng)的測試，每一步都離不開仿真器的模擬檢測。在EDA發(fā)展的初期，快速地進行電路邏輯仿真是當(dāng)時的核心問題，即使在現(xiàn)在，各個環(huán)節(jié)的仿真仍然是整個EDA設(shè)計流程中最重要、最耗時的一個步驟。因此，仿真器的仿真速度、仿真的準確性和易用性成為衡量仿真器的重要指標。2.3.3仿真器按處理的硬件描述語言類型，HDL仿真器可分為：VHDL仿真器Verilog仿真器混合VHDL仿真器其他HDL仿真器常用的仿真器有：ModelTechnology公司的ModelsimCadence公司的Verilog-XL和NC-SimAldec公司的ActiveHDLSynopsys公司的VCS等。

按處理的硬件描述語言類型，HDL仿真器可分為：2.3.4適配器（布局布線器）完成目標系統(tǒng)在器件上的布局布線，通常由廠商提供的專門針對器件的軟件來完成。適配器最后輸出的是廠商自定義的下載文件，包括：時序仿真文件適配技術(shù)報告文件面向第三方EDA工具的輸出文件編程下載文件2.3.4適配器（布局布線器）2.3.5下載器（編程器）將設(shè)計下載到對應(yīng)器件，實現(xiàn)硬件設(shè)計。一般由廠商提供的專門針對器件的下載軟件和下載電纜線完成。2.3.5下載器（編程器）FPGAExpress：VHDL/Verilog綜合軟件，簡單易用，但有人反映其對Verilog的支持不夠強,Synopsys公司出品。Spectrum：VHDL/Verilog綜合軟件，可以加比較多的約束條件?？煽匦暂^強，

Mentor公司出品。常見的EDA工具Synplify：VHDL/Verilog綜合軟件，口碑相當(dāng)不錯，Synplicity公司出品。FPGACompilerII：VHDL/Verilog綜合軟件，Synopsys公司出品。FPGAExpress：VHDL/Verilog綜合軟件，簡常見的EDA工具Active-HDL：VHDL/Verilog仿真軟件，簡單易用，Aldec公司出品。Modelsim：VHDL/Verilog仿真軟件，功能比Active-HDL強大，使用比Active-HDL復(fù)雜，Mentor公司出品。NC-Verilog/NC-VHDL：很好的Verilog/VHDL仿真軟件，其中NC-Verilog的前身是著名的Verilog仿真軟件Verilog-XL，Cadence公司出品。FPGAAdvantage：VHDL/Verilog完整開發(fā)系統(tǒng)，可以完成除了布線以外所有的工作，Mentor公司出品。常見的EDA工具Active-HDL：VHDL/Verilo一種最常用的用于FPGA/CPLD開發(fā)設(shè)計的軟件平臺，其主要功能和設(shè)計流程為：圖形或HDL編輯器CompilerNetlistExtractorDatabaseBuilderLogicSynthesizerPartitionerFitterTimingSNFExtractorAssembler編程器設(shè)計輸入綜合或編譯適配器件仿真下載編譯網(wǎng)表提取數(shù)據(jù)庫建立邏輯綜合邏輯分割適配延時網(wǎng)