BCD-7段數(shù)碼管顯示譯碼器電路設(shè)計(jì)課件

BCD-7段數(shù)碼管顯示譯碼器電路設(shè)計(jì)

一、項(xiàng)目資訊請(qǐng)根據(jù)要求在EDA實(shí)驗(yàn)箱上設(shè)計(jì)BCD-7段數(shù)碼管顯示譯碼器電路，要求：⑴使用EDA實(shí)驗(yàn)箱上開(kāi)關(guān)設(shè)置模塊的K4、K3、K2、K1開(kāi)關(guān)作為BCD碼輸入；⑵使用EDA實(shí)驗(yàn)箱上鍵盤(pán)顯示模塊中最右邊一位的數(shù)碼管顯示輸入的BCD碼編碼數(shù)值；⑶進(jìn)行功能仿真。BCD-7段數(shù)碼管顯示譯碼器電路設(shè)計(jì)一、項(xiàng)目資訊1一、項(xiàng)目資訊1、BCD-7段數(shù)碼管顯示譯碼器電路的工作原理。2、基于FPGA與VHDL的數(shù)字電路與數(shù)字系統(tǒng)設(shè)計(jì)方法與工作流程。3、WITH-SELECT語(yǔ)句與WHEN-ELSE語(yǔ)句及其應(yīng)用。4、進(jìn)程語(yǔ)句、CASE語(yǔ)句、IF語(yǔ)句及其應(yīng)用。一、項(xiàng)目資訊1、BCD-7段數(shù)碼管顯示譯碼器電路的工作原理。2二、項(xiàng)目計(jì)劃⑴能在Max+PlusII軟件平臺(tái)上調(diào)試BCD-7段顯示譯碼電路VHDL程序，并進(jìn)行功能仿真；⑵能在EDA實(shí)驗(yàn)系統(tǒng)上進(jìn)行硬件驗(yàn)證測(cè)試。二、項(xiàng)目計(jì)劃3本項(xiàng)目涉及的VHDL語(yǔ)法VHDL順序語(yǔ)句（CASE)變量與信號(hào)的區(qū)別VHDL并行語(yǔ)句（PROCESS)本項(xiàng)目涉及的VHDL語(yǔ)法4硬件執(zhí)行：并行執(zhí)行（VHDL本質(zhì)）仿真執(zhí)行：順序執(zhí)行、并行執(zhí)行分為兩大類：順序（Sequential）描述語(yǔ)句并行（Concurrent）描述語(yǔ)句ARCHITECTUREProcessProcessENTITYSequentialProcessCombinationalProcessportsportscomponentVHDL順序語(yǔ)句（Sequential）硬件執(zhí)行：并行執(zhí)行（VHDL本質(zhì)）5順序描述語(yǔ)句：執(zhí)行順序與書(shū)寫(xiě)順序一致，與傳統(tǒng)軟件設(shè)計(jì)語(yǔ)言的特點(diǎn)相似。順序語(yǔ)句只能用在進(jìn)程與子程序中。可描述組合邏輯、時(shí)序邏輯。常用的順序描述語(yǔ)句：賦值語(yǔ)句；if語(yǔ)句；case語(yǔ)句；loop語(yǔ)句；next語(yǔ)句；exit語(yǔ)句；子程序；return語(yǔ)句；wait語(yǔ)句；null語(yǔ)句。順序描述語(yǔ)句：61、變量賦值與信號(hào)賦值

變量與信號(hào)的差異：1）賦值方式的不同：變量：=表達(dá)式；信號(hào)<=表達(dá)式；2）硬件實(shí)現(xiàn)的功能不同：信號(hào)代表電路單元、功能模塊間的互聯(lián)，代表實(shí)際的硬件連線；變量代表電路單元內(nèi)部的操作，代表暫存的臨時(shí)數(shù)據(jù)。1、變量賦值與信號(hào)賦值 73）有效范圍的不同：信號(hào)：程序包、實(shí)體、結(jié)構(gòu)體；全局量。變量：進(jìn)程、子程序；局部量。

ARCHITECTURE{SIGNALDeclarations}label1:PROCESS{VARIABLEDeclarations}label2:PROCESS{VARIABLEDeclarations}┇3）有效范圍的不同：{SIGNALDeclarations84）賦值行為的不同：信號(hào)賦值延遲更新數(shù)值、時(shí)序電路；變量賦值立即更新數(shù)值、組合電路。5）信號(hào)的多次賦值a.一個(gè)進(jìn)程：最后一次賦值有效b.多個(gè)進(jìn)程：多源驅(qū)動(dòng)線與、線或、三態(tài)4）賦值行為的不同：9例：信號(hào)的多次賦值architecturertlofexissignala:std_logic;beginprocess(…)begina<=b;…a<=c;endprocess;endrtl;architecturertlofexissignala:std_logic;beginprocess(…)begina<=b;…endprocess;process(…)begina<=c;...endprocess;endex;例：信號(hào)的多次賦值architecturer10例：信號(hào)賦值與變量賦值的比較信號(hào)賦值：architecturertlofsigissignala,b:std_logic;--定義信號(hào)beginprocess(a,b)begina<=b;b<=a;endprocess;endrtl;--結(jié)果是a和b的值互換例：信號(hào)賦值與變量賦值的比較11

變量賦值：architecturertlofvarisbeginprocessvariablea,b:std_logic;--定義變量begina:=b;b:=a;endprocess;endrtl;--結(jié)果是a和b的值都等于b的初值

變量賦值：12例：變量賦值實(shí)現(xiàn)循環(huán)語(yǔ)句功能process(indicator,sig)variabletemp:std_logic;begintemp:=‘0’;foriin0to3loop

temp:=tempxor(sig(i)andindicator(i));endloop;output<=temp;endprocess;例：變量賦值實(shí)現(xiàn)循環(huán)語(yǔ)句功能13以上語(yǔ)句等效為：process(indicator,sig)variabletemp:std_logic;begintemp:=‘0’;temp:=tempxor(sig(0)andindicator(0));temp:=tempxor(sig(1)andindicator(1));temp:=tempxor(sig(2)andindicator(2));temp:=tempxor(sig(3)andindicator(3));output<=temp;endprocess;以上語(yǔ)句等效為：14如改為信號(hào)，則無(wú)法實(shí)現(xiàn)原功能：……signaltemp:std_logic;……process(indicator,sig,temp)begintemp<=‘0’;temp<=tempxor(sig(0)andindicator(0));temp<=tempxor(sig(1)andindicator(1));temp<=tempxor(sig(2)andindicator(2));temp<=tempxor(sig(3)andindicator(3));output<=temp;endprocess;如改為信號(hào)，則無(wú)法實(shí)現(xiàn)原功能：15轉(zhuǎn)向控制語(yǔ)句

轉(zhuǎn)向控制語(yǔ)句通過(guò)條件控制開(kāi)關(guān)決定是否執(zhí)行一條或幾條語(yǔ)句，或重得執(zhí)行一條或幾條語(yǔ)句，或跳過(guò)一條或幾條語(yǔ)句。分為五種：if語(yǔ)句、case語(yǔ)句、loop語(yǔ)句、next語(yǔ)句、exit語(yǔ)句轉(zhuǎn)向控制語(yǔ)句16case語(yǔ)句case語(yǔ)句常用來(lái)描述總線或編碼、譯碼行為?？勺x性比if語(yǔ)句強(qiáng)。格式如下：case表達(dá)式iswhen分支條件=>順序處理語(yǔ)句；when分支條件=>順序處理語(yǔ)句；when分支條件=>順序處理語(yǔ)句；endcase；┇case語(yǔ)句case表達(dá)式is┇17其中的分支條件可有以下的形式：when值=>順序處理語(yǔ)句；when值to值=>順序處理語(yǔ)句；when值|值|值|…|值=>順序處理語(yǔ)句；以上三種方式的混合；whenothers=>順序處理語(yǔ)句；其中的分支條件可有以下的形式：18Case語(yǔ)句使用注意：1）分支條件的值必須在表達(dá)式的取值范圍內(nèi)。2）兩個(gè)分支條件不能重疊。3）CASE語(yǔ)句執(zhí)行時(shí)必須選中，且只能選中一個(gè)分支條件。4）如果沒(méi)有others分支條件存在，則分支條件必須覆蓋表達(dá)式所有可能的值。對(duì)std_logc,std_logic_vector數(shù)據(jù)類型要特別注意使用others分支條件。Case語(yǔ)句使用注意：19例：用case語(yǔ)句描述四選一電路例：用case語(yǔ)句描述四選一電路20例：case語(yǔ)句的誤用signalvalue:integerrange0to15;signalout_1:bit;casevalueis--缺少when條件語(yǔ)句endcase;casevalueis--分支條件不包含2到15when0=>out_1<=‘1’;when1=>out_1<=‘0’;endcase;casevalueis--在5到10上發(fā)生重疊when0to10=>out_1<=‘1’;when5to15=>out_1<=‘0’;endcase;例：case語(yǔ)句的誤用casevalueis21例：根據(jù)輸入確定輸出值libraryieee;useieee.std_logic_1164.all;entitymux41isport(s4,s3,s2,s1:instd_logic;z4,z3,z2,z1:outstd_logic);endmux41;architectureartofmux41isbeginprocess(s4,s3,s2,s1)variablesel:integerrange0to15;beginsel:=0;例：根據(jù)輸入確定輸出值22ifs1=‘1’thensel:=sel+1;endif;ifs2=‘1’thensel:=sel+2;endif;ifs3=‘1’thensel:=sel+4;endif;ifs4=‘1’thensel:=sel+8;endif;z1<=‘0’;z2<=‘0’;z3<=‘0’;z4<=‘0’;caseseliswhen0=>z1<=‘1’;when1|3=>z2<=‘1’;when4to7|2=>z3<=‘1’;whenothers=>z4<=‘1’;endcase;endprocess;endart;ifs1=‘1’thensel:=se23

常用的并行描述語(yǔ)句有：

進(jìn)程（process）語(yǔ)句、

塊（block）語(yǔ)句、

順序描述語(yǔ)句的并行版本、

并行過(guò)程調(diào)用語(yǔ)句、

元件例化語(yǔ)句、

生成語(yǔ)句。常用的并行描述語(yǔ)句有：24進(jìn)程（process）語(yǔ)句

進(jìn)程（process）語(yǔ)句最具VHDL語(yǔ)言特色。提供了一種用算法描述硬件行為的方法。特點(diǎn)：1、進(jìn)程與進(jìn)程，或其它并發(fā)語(yǔ)句之間的并發(fā)性；2、進(jìn)程內(nèi)部的順序性；3、進(jìn)程的啟動(dòng)與掛起；4、進(jìn)程與進(jìn)程，或其它并發(fā)語(yǔ)句之間的通信。進(jìn)程（process）語(yǔ)句25進(jìn)程語(yǔ)句process信號(hào)信號(hào)信號(hào)進(jìn)程語(yǔ)句process進(jìn)程語(yǔ)句process進(jìn)程語(yǔ)句信號(hào)信號(hào)信號(hào)進(jìn)程語(yǔ)句進(jìn)程語(yǔ)句26敏感信號(hào)表：進(jìn)程內(nèi)要讀取的所有敏感信號(hào)（包括端口）的列表。每一個(gè)敏感信號(hào)的變化，都將啟動(dòng)進(jìn)程。格式：[標(biāo)記：]process[(敏感信號(hào)表)]{進(jìn)程說(shuō)明項(xiàng)}begin{順序描述語(yǔ)句}endprocess[標(biāo)記](méi)；信號(hào)名稱{，信號(hào)名稱}敏感信號(hào)表：進(jìn)程內(nèi)要讀取的所有敏感信號(hào)[標(biāo)記：]proc273、如果有wait語(yǔ)句，則不允許有敏感信號(hào)表。

PROCESS(a,b)BEGIN--sequentialstatementsENDPROCESS;PROCESSBEGIN--sequentialstatementsWAITON(a,b);ENDPROCESS;3、如果有wait語(yǔ)句，則不允許有敏感信號(hào)表。PR28BCD-7段顯示譯碼器工作原理BCD-7段譯碼器是由7個(gè)發(fā)光二極（LED）管構(gòu)成，LED由特殊的半導(dǎo)體材料砷化鎵、磷砷化鎵等制成，組裝成分段式或點(diǎn)陣式LED顯示器件(半導(dǎo)體顯示器)。分段式顯示器(LED數(shù)碼管)由7條線段圍成8型，每一段包含一個(gè)發(fā)光二極管。外加正向電壓時(shí)二極管導(dǎo)通，發(fā)出清晰的光，有紅、黃、綠等色。只要按規(guī)律控制各發(fā)光段的亮、滅，就可以顯示各種字形或符號(hào)。BCD-7段顯示譯碼器工作原理BCD-7段譯碼器是由7個(gè)發(fā)29圖5.1(a)是共陰式LED數(shù)碼管的原理圖，圖5.1(b)是其表示符號(hào)。使用時(shí)，公共陰極接地，7個(gè)陽(yáng)極a~g由相應(yīng)的BCD-7段譯碼器來(lái)驅(qū)動(dòng)(控制)，如圖5.1(c)所示。圖中，電阻是上拉電阻，也稱限流電阻，當(dāng)譯碼器內(nèi)部帶有上拉電阻時(shí)，則可省去。數(shù)字顯示譯碼器的種類很多，現(xiàn)已有將計(jì)數(shù)器、鎖存器、譯碼驅(qū)動(dòng)電路集于一體的集成器件，還有連同數(shù)碼顯示器也集成在一起的電路可供選用。圖5.1(a)是共陰式LED數(shù)碼管的原理圖，圖5.1(b)是30BCD-7段顯示譯碼器譯碼原理BCD-7段譯碼器的輸入是4位BCD碼(以D、C、B、A表示)，輸出是數(shù)碼管各段的驅(qū)動(dòng)信號(hào)(以a~g表示)，也稱4—7譯碼器。若用它驅(qū)動(dòng)共陰LED數(shù)碼管，則輸出應(yīng)為高有效，即輸出為高(1)時(shí)，相應(yīng)顯示段發(fā)光。例如，當(dāng)輸入8421碼DCBA=0100時(shí)，應(yīng)顯示，即要求同時(shí)點(diǎn)亮b、c、f、g段，熄滅a、d、e段，故譯碼器的輸出應(yīng)為a~g=0110011，這也是一組代碼，常稱為段碼。同理，根據(jù)組成0~9這10個(gè)字形的要求可以列出8421BCD-7段譯碼器的真值表，見(jiàn)表5.1。

BCD-7段顯示譯碼器譯碼原理BCD-7段譯碼器的輸入是4位31BCD7段譯碼器真值表BCD32BCD-7段顯示譯碼器實(shí)體符號(hào)仿真參數(shù)、管腳分配參考教材BCD-7段顯示譯碼器實(shí)體符號(hào)仿真參數(shù)、管腳分配參考教材33三、項(xiàng)目實(shí)施（1）硬件的選型及應(yīng)用（2）BCD-7段數(shù)碼管顯示譯碼器電路的VHDL程序設(shè)計(jì)（3）BCD-7段數(shù)碼管顯示譯碼器電路的VHDL程序仿真（4）BCD-7段數(shù)碼管顯示譯碼器電路的系統(tǒng)調(diào)試（5）文檔資料整理三、項(xiàng)目實(shí)施（1）硬件的選型及應(yīng)用34四、項(xiàng)目檢查功能、技術(shù)指標(biāo)的測(cè)試四、項(xiàng)目檢查功能、技術(shù)指標(biāo)的測(cè)試35演講完畢，謝謝觀看！演講完畢，謝謝觀看！36BCD-7段數(shù)碼管顯示譯碼器電路設(shè)計(jì)

一、項(xiàng)目資訊請(qǐng)根據(jù)要求在EDA實(shí)驗(yàn)箱上設(shè)計(jì)BCD-7段數(shù)碼管顯示譯碼器電路，要求：⑴使用EDA實(shí)驗(yàn)箱上開(kāi)關(guān)設(shè)置模塊的K4、K3、K2、K1開(kāi)關(guān)作為BCD碼輸入；⑵使用EDA實(shí)驗(yàn)箱上鍵盤(pán)顯示模塊中最右邊一位的數(shù)碼管顯示輸入的BCD碼編碼數(shù)值；⑶進(jìn)行功能仿真。BCD-7段數(shù)碼管顯示譯碼器電路設(shè)計(jì)一、項(xiàng)目資訊37一、項(xiàng)目資訊1、BCD-7段數(shù)碼管顯示譯碼器電路的工作原理。2、基于FPGA與VHDL的數(shù)字電路與數(shù)字系統(tǒng)設(shè)計(jì)方法與工作流程。3、WITH-SELECT語(yǔ)句與WHEN-ELSE語(yǔ)句及其應(yīng)用。4、進(jìn)程語(yǔ)句、CASE語(yǔ)句、IF語(yǔ)句及其應(yīng)用。一、項(xiàng)目資訊1、BCD-7段數(shù)碼管顯示譯碼器電路的工作原理。38二、項(xiàng)目計(jì)劃⑴能在Max+PlusII軟件平臺(tái)上調(diào)試BCD-7段顯示譯碼電路VHDL程序，并進(jìn)行功能仿真；⑵能在EDA實(shí)驗(yàn)系統(tǒng)上進(jìn)行硬件驗(yàn)證測(cè)試。二、項(xiàng)目計(jì)劃39本項(xiàng)目涉及的VHDL語(yǔ)法VHDL順序語(yǔ)句（CASE)變量與信號(hào)的區(qū)別VHDL并行語(yǔ)句（PROCESS)本項(xiàng)目涉及的VHDL語(yǔ)法40硬件執(zhí)行：并行執(zhí)行（VHDL本質(zhì)）仿真執(zhí)行：順序執(zhí)行、并行執(zhí)行分為兩大類：順序（Sequential）描述語(yǔ)句并行（Concurrent）描述語(yǔ)句ARCHITECTUREProcessProcessENTITYSequentialProcessCombinationalProcessportsportscomponentVHDL順序語(yǔ)句（Sequential）硬件執(zhí)行：并行執(zhí)行（VHDL本質(zhì)）41順序描述語(yǔ)句：執(zhí)行順序與書(shū)寫(xiě)順序一致，與傳統(tǒng)軟件設(shè)計(jì)語(yǔ)言的特點(diǎn)相似。順序語(yǔ)句只能用在進(jìn)程與子程序中?？擅枋鼋M合邏輯、時(shí)序邏輯。常用的順序描述語(yǔ)句：賦值語(yǔ)句；if語(yǔ)句；case語(yǔ)句；loop語(yǔ)句；next語(yǔ)句；exit語(yǔ)句；子程序；return語(yǔ)句；wait語(yǔ)句；null語(yǔ)句。順序描述語(yǔ)句：421、變量賦值與信號(hào)賦值

變量與信號(hào)的差異：1）賦值方式的不同：變量：=表達(dá)式；信號(hào)<=表達(dá)式；2）硬件實(shí)現(xiàn)的功能不同：信號(hào)代表電路單元、功能模塊間的互聯(lián)，代表實(shí)際的硬件連線；變量代表電路單元內(nèi)部的操作，代表暫存的臨時(shí)數(shù)據(jù)。1、變量賦值與信號(hào)賦值 433）有效范圍的不同：信號(hào)：程序包、實(shí)體、結(jié)構(gòu)體；全局量。變量：進(jìn)程、子程序；局部量。

ARCHITECTURE{SIGNALDeclarations}label1:PROCESS{VARIABLEDeclarations}label2:PROCESS{VARIABLEDeclarations}┇3）有效范圍的不同：{SIGNALDeclarations444）賦值行為的不同：信號(hào)賦值延遲更新數(shù)值、時(shí)序電路；變量賦值立即更新數(shù)值、組合電路。5）信號(hào)的多次賦值a.一個(gè)進(jìn)程：最后一次賦值有效b.多個(gè)進(jìn)程：多源驅(qū)動(dòng)線與、線或、三態(tài)4）賦值行為的不同：45例：信號(hào)的多次賦值architecturertlofexissignala:std_logic;beginprocess(…)begina<=b;…a<=c;endprocess;endrtl;architecturertlofexissignala:std_logic;beginprocess(…)begina<=b;…endprocess;process(…)begina<=c;...endprocess;endex;例：信號(hào)的多次賦值architecturer46例：信號(hào)賦值與變量賦值的比較信號(hào)賦值：architecturertlofsigissignala,b:std_logic;--定義信號(hào)beginprocess(a,b)begina<=b;b<=a;endprocess;endrtl;--結(jié)果是a和b的值互換例：信號(hào)賦值與變量賦值的比較47

變量賦值：architecturertlofvarisbeginprocessvariablea,b:std_logic;--定義變量begina:=b;b:=a;endprocess;endrtl;--結(jié)果是a和b的值都等于b的初值

變量賦值：48例：變量賦值實(shí)現(xiàn)循環(huán)語(yǔ)句功能process(indicator,sig)variabletemp:std_logic;begintemp:=‘0’;foriin0to3loop

temp:=tempxor(sig(i)andindicator(i));endloop;output<=temp;endprocess;例：變量賦值實(shí)現(xiàn)循環(huán)語(yǔ)句功能49以上語(yǔ)句等效為：process(indicator,sig)variabletemp:std_logic;begintemp:=‘0’;temp:=tempxor(sig(0)andindicator(0));temp:=tempxor(sig(1)andindicator(1));temp:=tempxor(sig(2)andindicator(2));temp:=tempxor(sig(3)andindicator(3));output<=temp;endprocess;以上語(yǔ)句等效為：50如改為信號(hào)，則無(wú)法實(shí)現(xiàn)原功能：……signaltemp:std_logic;……process(indicator,sig,temp)begintemp<=‘0’;temp<=tempxor(sig(0)andindicator(0));temp<=tempxor(sig(1)andindicator(1));temp<=tempxor(sig(2)andindicator(2));temp<=tempxor(sig(3)andindicator(3));output<=temp;endprocess;如改為信號(hào)，則無(wú)法實(shí)現(xiàn)原功能：51轉(zhuǎn)向控制語(yǔ)句

轉(zhuǎn)向控制語(yǔ)句通過(guò)條件控制開(kāi)關(guān)決定是否執(zhí)行一條或幾條語(yǔ)句，或重得執(zhí)行一條或幾條語(yǔ)句，或跳過(guò)一條或幾條語(yǔ)句。分為五種：if語(yǔ)句、case語(yǔ)句、loop語(yǔ)句、next語(yǔ)句、exit語(yǔ)句轉(zhuǎn)向控制語(yǔ)句52case語(yǔ)句case語(yǔ)句常用來(lái)描述總線或編碼、譯碼行為?？勺x性比if語(yǔ)句強(qiáng)。格式如下：case表達(dá)式iswhen分支條件=>順序處理語(yǔ)句；when分支條件=>順序處理語(yǔ)句；when分支條件=>順序處理語(yǔ)句；endcase；┇case語(yǔ)句case表達(dá)式is┇53其中的分支條件可有以下的形式：when值=>順序處理語(yǔ)句；when值to值=>順序處理語(yǔ)句；when值|值|值|…|值=>順序處理語(yǔ)句；以上三種方式的混合；whenothers=>順序處理語(yǔ)句；其中的分支條件可有以下的形式：54Case語(yǔ)句使用注意：1）分支條件的值必須在表達(dá)式的取值范圍內(nèi)。2）兩個(gè)分支條件不能重疊。3）CASE語(yǔ)句執(zhí)行時(shí)必須選中，且只能選中一個(gè)分支條件。4）如果沒(méi)有others分支條件存在，則分支條件必須覆蓋表達(dá)式所有可能的值。對(duì)std_logc,std_logic_vector數(shù)據(jù)類型要特別注意使用others分支條件。Case語(yǔ)句使用注意：55例：用case語(yǔ)句描述四選一電路例：用case語(yǔ)句描述四選一電路56例：case語(yǔ)句的誤用signalvalue:integerrange0to15;signalout_1:bit;casevalueis--缺少when條件語(yǔ)句endcase;casevalueis--分支條件不包含2到15when0=>out_1<=‘1’;when1=>out_1<=‘0’;endcase;casevalueis--在5到10上發(fā)生重疊when0to10=>out_1<=‘1’;when5to15=>out_1<=‘0’;endcase;例：case語(yǔ)句的誤用casevalueis57例：根據(jù)輸入確定輸出值libraryieee;useieee.std_logic_1164.all;entitymux41isport(s4,s3,s2,s1:instd_logic;z4,z3,z2,z1:outstd_logic);endmux41;architectureartofmux41isbeginprocess(s4,s3,s2,s1)variablesel:integerrange0to15;beginsel:=0;例：根據(jù)輸入確定輸出值58ifs1=‘1’thensel:=sel+1;endif;ifs2=‘1’thensel:=sel+2;endif;ifs3=‘1’thensel:=sel+4;endif;ifs4=‘1’thensel:=sel+8;endif;z1<=‘0’;z2<=‘0’;z3<=‘0’;z4<=‘0’;caseseliswhen0=>z1<=‘1’;when1|3=>z2<=‘1’;when4to7|2=>z3<=‘1’;whenothers=>z4<=‘1’;endcase;endprocess;endart;ifs1=‘1’thensel:=se59

常用的并行描述語(yǔ)句有：

進(jìn)程（process）語(yǔ)句、

塊（block）語(yǔ)句、

順序描述語(yǔ)句的并行版本、

并行過(guò)程調(diào)用語(yǔ)句、

元件例化語(yǔ)句、

生成語(yǔ)句。常用的并行描述語(yǔ)句有：60進(jìn)程（process）語(yǔ)句

進(jìn)程（process）語(yǔ)句最具VHDL語(yǔ)言特色。提供了一種用算法描述硬件行為的方法。特點(diǎn)：1、進(jìn)程與進(jìn)程，或其它并發(fā)語(yǔ)句之間的并發(fā)性；2、進(jìn)程內(nèi)部的順序性；3、進(jìn)程的啟動(dòng)與掛起；4、進(jìn)程與進(jìn)程，或其它并發(fā)語(yǔ)句之間的通信。進(jìn)程（process）語(yǔ)句61進(jìn)程語(yǔ)句process信號(hào)信號(hào)信號(hào)進(jìn)程語(yǔ)句process進(jìn)程語(yǔ)句process進(jìn)程語(yǔ)句信號(hào)信號(hào)信號(hào)進(jìn)程語(yǔ)句進(jìn)程語(yǔ)句62敏感信號(hào)表：進(jìn)程內(nèi)要讀取的所有敏感信號(hào)（包括端口）的列表。每一個(gè)敏感