MOS管數(shù)字集成電路基本邏輯單元設(shè)計

第一部分理論課第一章緒言

1．1集成電路的發(fā)展

1．2集成電路分類

1．3集成電路設(shè)計第二章MOS晶體管

2．1MOS晶體管結(jié)構(gòu)

2．2MOS晶體管工作原理

2．3MOS晶體管的電流電壓關(guān)系

2．4MOS晶體管主要特性參數(shù)

2．5MOS晶體管的SPICE模型第三章MOS管反相器

3．1引言

3．2NMOS管反相器

3．3CMOS反相器

3．4動態(tài)反相器

3．5延遲

3．6功耗第四章半導(dǎo)體集成電路基本加工工藝與設(shè)計規(guī)則

4.1引言

4.2集成電路基本加工工藝

4.3CMOS工藝流程

4.4設(shè)計規(guī)則

4.5CMOS反相器的閂鎖效應(yīng)

4.6版圖設(shè)計第五章MOS管數(shù)字集成電路基本邏輯單元設(shè)計

5.1NMOS管邏輯電路

5.2靜態(tài)CMOS邏輯電路

5.3MOS管改進型邏輯電路

5.4MOS管傳輸邏輯電路

5.5觸發(fā)器

5.6移位寄存器

5.7輸入輸出（I/O）單元第六章MOS管數(shù)字集成電路子系統(tǒng)設(shè)計

6.1引言

6.2加法器

6.3乘法器

6.4存儲器

6.5PLA第七章MOS管模擬集成電路設(shè)計基礎(chǔ)

7.1引言

7.2MOS管模擬集成電路中的基本元器件

7.3MOS模擬集成電路基本單元

7.4MOS管模擬集成電路版圖設(shè)計第八章集成電路的測試與可測性設(shè)計

8.1引言

8.2模擬集成電路測試

8.3數(shù)字集成電路測試

8.4數(shù)字集成電路的可測性測試第二部分實驗課

1、數(shù)字集成電路（1）不同負(fù)載反相器的仿真比較；（2）靜態(tài)CMOS邏輯門電路仿真分析；（3）設(shè)計CMOS反相器版圖；（4）設(shè)計D觸發(fā)器及其版圖；（5）設(shè)計模16的計數(shù)器及其版圖（可選）。

2、模擬集成電路設(shè)計一個MOS放大電路（可選）。章次題目教學(xué)時數(shù)第一章緒言2學(xué)時第二章MOS晶體管4學(xué)時第三章MOS管反相器6學(xué)時第四章半導(dǎo)體集成電路基本加工工藝與設(shè)計規(guī)則6學(xué)時第五章MOS管數(shù)字集成電路基本邏輯單元設(shè)計4學(xué)時第六章MOS管數(shù)字集成電路子系統(tǒng)設(shè)計4學(xué)時第七章MOS管模擬集成電路設(shè)計基礎(chǔ)6學(xué)時第八章集成電路的測試與可測性設(shè)計4學(xué)時總計36學(xué)時教學(xué)進度表參考文獻(xiàn)[1]王志功，景為平，孫玲.集成電路設(shè)計技術(shù)與工具.南京：東南大學(xué)出版社，2007年7月（國家級規(guī)劃教材）.[2]（美）R.JacobBaker,HarryW.Li,DavidE.Boyce.CMOSCircuitDesign,LayoutandSimulation.北京：機械工業(yè)出版社，2006.[3]陳中建主譯.CMOS電路設(shè)計、布局與仿真.北京：機械工業(yè)出版社，2006.[4]（美）WayneWolf.ModernVLSIDesignSystemonSilicon.北京：科學(xué)出版社，2002.[5]朱正涌.半導(dǎo)體集成電路.北京：清華大學(xué)出版社，2001.[6]王志功，沈永朝.《集成電路設(shè)計基礎(chǔ)》電子工業(yè)出版社，2004年5月（21世紀(jì)高等學(xué)校電子信息類教材）.第五章MOS管數(shù)字集成電路基本邏輯單元設(shè)計5.1NMOS管邏輯電路NMOS邏輯門電路是全部由Ｎ溝道MOSFET構(gòu)成。由于這種器件具有較小的幾何尺寸，適合于制造大規(guī)模集成電路。此外，由于NMOS集成電路的結(jié)構(gòu)簡單，易于使用CAD技術(shù)進行設(shè)計。與CMOS電路類似,NMOS電路中同樣不使用難于制造的電阻。NMOS邏輯電路的基本結(jié)構(gòu)特點在于，工作管常用增強型器件，而負(fù)載管可以是增強型也可以是耗盡型。5.1.1NMOS管與非門

（a）電路（b）邏輯功能（c）邏輯符號圖5.1.1二輸入與非門

二輸入與非門的電路結(jié)構(gòu)如圖（a）所示，工作管是兩只串聯(lián)的增強型NMOS晶體管M1和M2，而負(fù)載管是耗盡型NMOS晶體管M3。輸入信號分別從兩只NMOS晶體管M1和M2的柵極上引入，而輸出從NMOS晶體管M1的漏極上引出。只要有一個輸入端為低電平，輸出將為高電平，如圖（b）所示，所以它實現(xiàn)與非門的邏輯功能，即：5.1.2NMOS管或非門

（a）電路（b）邏輯功能表（c）邏輯符號圖5.1.2二輸入或非門5.1.3NMOS邏輯電路設(shè)計

利用NMOS工作管器件串聯(lián)實現(xiàn)“與”，并聯(lián)實現(xiàn)“或”的結(jié)構(gòu)特點，可以實現(xiàn)復(fù)雜功能的邏輯電路。如圖（a）所示，NMOS工作管M1和M2串聯(lián)，M3和M4串聯(lián)，然后它們再并聯(lián)，實現(xiàn)與或非的邏輯功能，而在圖（b），NMOS工作管M1和M2并聯(lián)，M3和M4并聯(lián)，然后它們再串聯(lián)，實現(xiàn)或與非的邏輯功能。

（a）（b）圖5.1.3NMOS邏輯電路5.2靜態(tài)CMOS邏輯電路5.2.1靜態(tài)CMOS與非門

（a）電路圖（b）棍圖圖5.2.1二輸入與非門5.2.2靜態(tài)CMOS或非門

（a）電路圖（b）棍圖圖5.2.2二輸入或非門5．2．2靜態(tài)CMOS邏輯電路設(shè)計1、靜態(tài)CMOS邏輯電路結(jié)構(gòu)特點根據(jù)前面分析可知，CMOS邏輯電路結(jié)構(gòu)具有一定的規(guī)則，如圖所示，（1）利用反相器電路結(jié)構(gòu)的形式；（2）安排NMOS下拉管串聯(lián)實現(xiàn)“與”，而NMOS下拉管并聯(lián)實現(xiàn)“或”；（3）設(shè)計相應(yīng)的互補PMOS上拉管。圖5.2.3CMOS邏輯電路結(jié)構(gòu)2、例子例1、設(shè)計靜態(tài)CMOS邏輯電路，其功能為設(shè)計步驟如下，（1）設(shè)計NMOS下拉管結(jié)構(gòu)，根據(jù)串聯(lián)實現(xiàn)“與”關(guān)系，并聯(lián)實現(xiàn)“或”關(guān)系的結(jié)構(gòu)特點，如圖所示，可得到圖所示的NMOS下拉管電路；(A與B)或C(A串聯(lián)B)并聯(lián)C圖5.2.4NMOS下拉管結(jié)構(gòu)圖5.2.5NMOS下拉管電路（2）安排互補的PMOS上拉管結(jié)構(gòu)，根據(jù)“與”并聯(lián)關(guān)系，“或”串聯(lián)的結(jié)構(gòu)特點，如圖所示，可得到PMOS上拉管的結(jié)構(gòu)如圖所示。（A與B）或C

（A并聯(lián)B）串聯(lián)C圖5.2.6PMOS上拉管結(jié)構(gòu)圖5.2.7PMOS上拉管電路（3）該CMOS邏輯電路的棍圖如圖（a）所示，另一種棍圖形式如（b）所示。（a）一種棍圖形式（b）另一種棍圖形式5.2.8兩種棍圖形式例2、設(shè)計CMOS邏輯電路，其功能為設(shè)計步驟如下：（1）邏輯函數(shù)形式變換：（2）設(shè)計NMOS下拉管電路，如圖5.2.9所示；圖5.2.9NMOS下拉管電路（3）設(shè)計PMOS上拉管電路，如圖所示；5.2.10PMOS上拉管電路（4）棍圖如圖所示。圖5.2.11棍圖5.3改進型MOS管邏輯門

在靜態(tài)CMOS邏輯電路中，起互補功能作用的PMOS晶體管的數(shù)目與實現(xiàn)邏輯功能的NMOS晶體管的數(shù)目是相同的。一個二輸入的或非門需要2個NMOS晶體管和2個PMOS晶體管，共4個晶體管，而一個N輸入的CMOS邏輯功能電路則需要N個NMOS晶體管和N個PMOS晶體管，共2N個晶體管。但實際上電路的邏輯功能僅決定于NMOS下拉管模塊，PMOS上拉管模塊只起到互補邏輯功能的作用。而且，由于從輸入信號來看，每個輸入端都經(jīng)過一對并聯(lián)NMOS晶體管和PMOS晶體管，使輸入電容加倍，因而影響了工作速度。因此，人們在不斷地研發(fā)不同形式的邏輯電路，以確保邏輯功能實現(xiàn)的條件下，不僅能夠減少晶體管數(shù)目，從而節(jié)省所用硅片面積，而且還能夠降低功耗，提高速度。5.3.1偽NMOS邏輯門

圖（a）所示的就是一個偽NMOS或非門，它是一種CMOS變形電路。偽NMOS邏輯電路的上拉負(fù)載元件是一個柵極接低電平的PMOS管。這種類型的邏輯電路與NMOS邏輯電路很相似，只不過用一個PMOS管負(fù)載代替了NMOS管負(fù)載。偽NMOS邏輯電路的通用結(jié)構(gòu)如圖（b）所示，NMOS下拉管電路模塊實現(xiàn)電路邏輯功能。

（a）偽NMOS或非門（b）偽NMOS邏輯電路結(jié)構(gòu)圖5.3.1偽NMOS邏輯電路5.3.2動態(tài)CMOS邏輯電路

動態(tài)CMOS邏輯門由時鐘信號驅(qū)動的一對NMOS管MN和PMOS管MP以及實現(xiàn)邏輯功能的NMOS管電路模塊，如圖所示。圖5.3.2動態(tài)CMOS邏輯門結(jié)構(gòu)圖5.3.3動態(tài)CMOS二輸入與非門5.3.3多米諾邏輯電路

為克服動態(tài)CMOS邏輯電路級聯(lián)時的不足，實際電路采用動態(tài)CMOS電路和靜態(tài)CMOS電路組成多米諾CMOS邏輯電路，其一般結(jié)構(gòu)如圖所示。它是由一個動態(tài)CMOS邏輯門與一個靜態(tài)的CMOS反相器相級聯(lián)形成的。加入反相器以后可以實現(xiàn)多級多米諾邏輯門級聯(lián)了。圖5.3.4多米諾邏輯電路結(jié)構(gòu)圖5.3.5多米諾CMOS電路級聯(lián)5.4MOS管傳輸邏輯電路5.4.1MOS管傳輸門（a）NMOS管傳輸門（b）PMOS管傳輸門圖5.4.1晶體管傳輸門1.工作原理

對于NMOS管，當(dāng)輸入信號為高電平時，NMOS管導(dǎo)通，而當(dāng)輸入信號為低電平，NMOS管關(guān)斷，如圖（a）所示。對于PMOS管，當(dāng)輸入信號為低電平時，PMOS管導(dǎo)通，而當(dāng)輸入信號為高電平時，PMOS管關(guān)斷，如圖（b）所示。當(dāng)開關(guān)打開時，就可以進行信號傳輸，所以MOS管也稱為傳輸門。2、應(yīng)用傳輸門具有速度快、元件少、靜態(tài)功耗低的特點，可以用來實現(xiàn)各種邏輯功能。在如圖所示的電路中，如果X=1，D0從輸入端傳輸?shù)捷敵龆薡；而如果X=0，D1從輸入端傳輸?shù)捷敵龆薡。該電路是一個2選1數(shù)據(jù)選擇器，輸出Y與輸入D0、D1和X的邏輯關(guān)系表示如下：圖5.4.2MOS管傳輸門實現(xiàn)的2選1數(shù)據(jù)選擇器

類似于2選1數(shù)據(jù)選擇器的實現(xiàn)原理，可以得到4選1數(shù)據(jù)選擇器的電路結(jié)構(gòu)，如圖所示，其輸出與輸入的邏輯關(guān)系可表示為：圖5.4.3MOS管傳輸門實現(xiàn)的4選1數(shù)據(jù)選擇器5.4.2CMOS傳輸門圖5.4.4CMOS傳輸門1、工作原理

CMOS傳輸門由一個PMOS管和一個NMOS管并接而成。PMOS管的襯底接高電平，而NMOS管的襯底接地。兩個MOS管的柵極上施加互補的控制信號，傳輸門的輸入端和輸出端可以互換。2、應(yīng)用圖的邏輯功能也可以采用CMOS傳輸門來實現(xiàn)，如圖所示，這同樣是一個4選1數(shù)據(jù)選擇器。圖5.4.5CMOS傳輸門實現(xiàn)的4選1數(shù)據(jù)選擇器5.5鎖存器和觸發(fā)器5.5.1鎖存器1.RS鎖存器（1）基于二輸入與非門的RS鎖存器圖5.5.1基于二輸入與非門的RS鎖存器圖5.5.2基于二輸入NMOS與非門的RS鎖存器圖5.5.3基于二輸入CMOS與非門的RS鎖存器（2）基于二輸入或非門的RS鎖存器圖5.5.4基于二輸入或非門的RS鎖存器圖5.5.5基于二輸入NMOS或非門的RS鎖存器圖5.5.6基于二輸入CMOS或非門的RS鎖存器2、鐘控鎖存器（1）鐘控RS鎖存器圖5.5.7鐘控RS鎖存器邏輯電路圖5.5.8用與或非門構(gòu)成鐘控RS鎖存器電路（2）鐘控D鎖存器

圖5.5.9兩個反相器構(gòu)成正反饋閉環(huán)電路圖5.5.10鐘控D鎖存器圖5.5.11鐘控D鎖存器簡化電路5.5.2D觸發(fā)器圖5.5.13下降沿觸發(fā)的D觸發(fā)器5.6寄存器

除了利用靜態(tài)NMOS管邏輯電路或CMOS邏輯電路實現(xiàn)寄存器外，還可以利用動態(tài)邏輯電路實現(xiàn)寄存器。在如圖所示的動態(tài)寄存器電路中，當(dāng)時鐘信號為高電平時，傳輸門打開，數(shù)據(jù)傳輸?shù)椒聪嗥鞯妮敵龆?，?dāng)時鐘信號為低電平時，傳輸門關(guān)斷，在此之前傳輸進來的數(shù)據(jù)就存儲在反相器的柵電容上。5.6.1動態(tài)寄存器

用兩個動態(tài)寄存器就可實現(xiàn)一位的移位寄存器。如圖所示，用四個動態(tài)寄存器可以實現(xiàn)一個二位的移位寄存器。在兩相不重疊的時鐘信號控制下，經(jīng)過兩個時鐘周期后，如圖所示，輸入數(shù)據(jù)X0移位到輸出端X2。圖5.6.3動態(tài)移位寄存器圖5.6.4兩相不重疊的時鐘信號

為了設(shè)計好的集成電路芯片與外部進行很好的連接，在設(shè)計集成電路版圖時，除了設(shè)計具有一定邏輯功能的電路外，還需要設(shè)計輸入輸出電路和焊盤（PAD）部分，它們構(gòu)成了輸入輸出單元。焊盤的形狀非常規(guī)則，它們通常被設(shè)計成邊長從幾十到100um的矩形，并且所有焊盤有規(guī)則的排列在芯片的周圍，如圖所示。

5.7輸入輸出（I/O）單元圖5.7.1焊盤布局5.7.1輸入單元1、輸入柵保護電路的必要性

由于MOS管集成電路的工藝制造特點，使得電路中MOS管的結(jié)構(gòu)近似理想MOS電容器，柵電容極小，極少量電荷就可以造成柵擊穿；而從電路應(yīng)用上分析可知，接在電路輸入端的輸入MOS管的柵極最容易發(fā)生柵擊穿，因此需要對輸入MOS管的柵極進行保護。輸入柵保護電路應(yīng)該有這樣的特點：在正常輸入電壓時，無電流通過，當(dāng)輸入電壓高于正常電壓但還遠(yuǎn)低于柵擊穿電壓時就會有電流通過，對異常電壓它能進行箝制