eda基于VHDL的序列檢測(cè)器設(shè)計(jì)

課程報(bào)告基于VHDL的序列檢測(cè)器設(shè)計(jì)課程名稱EDA技術(shù)實(shí)用教程姓名盧澤文李嘉陽(yáng)吳熾揚(yáng)學(xué)號(hào)200730530318200730530311200730530326專業(yè)電氣工程及其自動(dòng)化3班指導(dǎo)老師:陳楚老師日期:2010/12隨著計(jì)算機(jī)的飛速發(fā)展，以計(jì)算機(jī)輔助設(shè)計(jì)為基礎(chǔ)的電子設(shè)計(jì)自動(dòng)化(EDA)技術(shù)已成為電子學(xué)領(lǐng)域的重要學(xué)科。EDA工具使電子電路和電子系統(tǒng)的設(shè)計(jì)產(chǎn)生了革命性的變化。序列檢測(cè)器也稱為串行數(shù)據(jù)檢測(cè)器，它在數(shù)據(jù)通訊，雷達(dá)和遙測(cè)等領(lǐng)域中用于檢測(cè)同步識(shí)別標(biāo)志，是一種用來檢測(cè)一組或多組序列信號(hào)的電路。本文輸入的序列信號(hào)由自行設(shè)計(jì)的計(jì)數(shù)器和數(shù)據(jù)選擇器組成的序列信號(hào)發(fā)生器提供。1．原理說明：序列檢測(cè)器可用于檢測(cè)一組或多組由二進(jìn)制碼組成的脈沖序列信號(hào)，當(dāng)序列檢測(cè)器連續(xù)收到一組串行二進(jìn)制碼后，如果這組碼與檢測(cè)器中預(yù)先設(shè)置的碼相同，則輸出1，否則輸出0。由于這種檢測(cè)的關(guān)鍵在于正確碼的收到必須是連續(xù)的，這就要求檢測(cè)器必須記住前一次的正確碼及正確序列，知道在連續(xù)的檢測(cè)中所收到的每一位碼都與預(yù)置數(shù)的對(duì)應(yīng)碼相同。在檢測(cè)過程中，任何一位不相等都將回到初始狀態(tài)重新開始檢測(cè)。2．實(shí)驗(yàn)程序設(shè)計(jì)及程序分析和主要模塊的代碼：libraryieee;useieee.std_logic_1164.all;entityschkisport(din,clk,clr:instd_logic;ab:outstd_logic_vector(3downto0));endschk;architecturebehavofschkissignald:std_logic_vector(7downto0);signalq:integerrange0to8;typefsm_stis(s0,s1,s2,s3,s4,s5,s6,s7,s8);--數(shù)據(jù)類型定義，狀態(tài)符號(hào)化signalcurrent_state,next_state:fsm_st;begind<="11100101";--8位待檢預(yù)置數(shù)reg:process(clr,clk)--主控時(shí)序進(jìn)程beginifclr='1'thencurrent_state<=s0;elsifclk='1'andclk'eventthencurrent_state<=next_state;endif;endprocess;com:process(current_state,din)--主控組合進(jìn)程begincasecurrent_stateiswhens0=>q<=0;ifdin='0'thennext_state<=s0;elsenext_state<=s1;endif;whens1=>q<=1;ifdin='0'thennext_state<=s0;elsenext_state<=s2;endif;whens2=>q<=2;ifdin='0'thennext_state<=s0;elsenext_state<=s3;endif; whens3=>q<=3;ifdin='1'thennext_state<=s0;elsenext_state<=s4;endif;whens4=>q<=4;ifdin='1'thennext_state<=s0;elsenext_state<=s5;endif;whens5=>q<=5;ifdin='0'thennext_state<=s0;elsenext_state<=s6;endif;whens6=>q<=6;ifdin='1'thennext_state<=s0;elsenext_state<=s7;endif;whens7=>q<=7;ifdin='0'thennext_state<=s0;elsenext_state<=s8;endif;whens8=>q<=8;next_state<=s0;endcase;endprocess;process(q)--檢測(cè)結(jié)果判斷輸出beginifq=8thenab<="1010";--序列數(shù)檢測(cè)正確，輸出"A"elseab<="1011";--序列數(shù)檢測(cè)錯(cuò)誤，輸出"B"endif;endprocess;endbehav;3．原理圖（頂層電路結(jié)構(gòu)）：clr為復(fù)位端，din為置數(shù)端，ab為輸出端。序列檢測(cè)器是時(shí)序數(shù)字電路中非常常見的設(shè)計(jì)之一。它的主要功能是：將一個(gè)指定的序列從數(shù)字碼流中識(shí)別出來。本文設(shè)計(jì)一個(gè)能檢測(cè)出11100101序列的電路。從數(shù)據(jù)類型定義，狀態(tài)符號(hào)化，然后8位待檢預(yù)置數(shù)，設(shè)置主控時(shí)序進(jìn)程和主控組合進(jìn)程。在進(jìn)行檢測(cè)結(jié)果判斷輸出，如果序列數(shù)檢測(cè)正確，輸出"A"，若序列數(shù)檢測(cè)錯(cuò)誤，輸出"B"。序列信號(hào)檢測(cè)器和序列信號(hào)發(fā)生器是基本的數(shù)字電路之一，不僅是學(xué)習(xí)電子技術(shù)應(yīng)具有的基本知識(shí)，而且在電子、通信、控制等等很多領(lǐng)域具有廣泛的應(yīng)用。4仿真波形圖：其中ENDTIME=50.0usGRIDSIZE=100.0ns仿真波形分析：由上圖可知，clr為復(fù)位端，din為置數(shù)端，ab為輸出端。先給clr為高電平清零，在置數(shù)11100101，每個(gè)clk的上升沿到來時(shí)就檢驗(yàn)，當(dāng)全部的數(shù)都檢驗(yàn)是正確的則輸出A，否則輸出B。由此仿真可以得出結(jié)論，該設(shè)計(jì)正確的。5．結(jié)語(yǔ)：序列信號(hào)檢測(cè)器和序列信號(hào)發(fā)生器是基本的數(shù)字電路之一，不僅是學(xué)習(xí)電子技術(shù)應(yīng)具有的基本知識(shí)，而且在電子、通信、控制等等很多領(lǐng)域具有廣泛的應(yīng)用。我們用MAX+plus軟件進(jìn)行vhdl仿真取得了成功。MAX+plus提供了豐富的元件庫(kù)及強(qiáng)大的仿真功能，使用更加方便。另外。由于本設(shè)計(jì)中電路是高校電工電子類課程中的基礎(chǔ)電路．可以將本設(shè)計(jì)作為一個(gè)提高型的實(shí)驗(yàn)