基于FPGA的數(shù)字電路實驗報告

(完整word版)基于FPGA的數(shù)字電路實驗報告清華大學(xué)電子工程系FPGA實驗報告程宇昕200801119086(完整word版)基于FPGA的數(shù)字電路實驗報告實驗一加法器設(shè)計實驗?zāi)康睦斫庵鸫渭臃ㄆ骱统斑M位加法器的原理。二1）4位逐次進位加法器設(shè)計方案利用全加器直接級聯(lián)即可得到4位逐次進位加法器。原理說明及框圖由一位全加器的原理可以寫出真值表，如實驗參考書所示，由此可以寫出卡諾圖，并化簡得表達(dá)式S ABC

和C A

A

BCn n n

n1

n n

n

n n1由此得到全加器的門級描述框圖：u2u2ABu3u5CinCoutu4u1Sum現(xiàn)在只需將4個加法器單位級聯(lián)，即可得到4位逐次進位的加法器。代碼文件清單(完整word版)基于FPGA的數(shù)字電路實驗報告Task11.v仿真結(jié)果如圖所示，功能正常5管腳綁定用模式1電路，1鍵輸入a，2鍵輸入6，譯碼器5輸出s。燈管D1代表進位，鍵7輸入Ci，功能正常。2）4位超前進位加法器設(shè)計方案按照指導(dǎo)書上給出的表達(dá)式可得：對于4位超前進位加法器，邏輯框圖如下圖所示。各個進位表達(dá)式與的P

P,G

G的關(guān)系

C G0

PC ,0 1

0 3 0 3CG1 1

PG1

PPC ,10 1C G

PG

PPG PPPC ,2 2 2

21

210 1C G

PPG

PPPG PPPPC3 3 3

32

321

3210

P,G

G分別表示各個全加器的和信號與進位信號。0 3 0 3原理說明及框圖示出來，表達(dá)式如上圖所示。直接轉(zhuǎn)換為框圖即可得到下圖：(完整word版)基于FPGA的數(shù)字電路實驗報告A[3..0]B[3..0]

u7u3 u14

u21C3u6u20

FullAdder:F3u2 u15

S[3..0]u5u19

FullAdder:F2u1 u16

u4u18

FullAdder:F1u17

u0FullAdder:F0Ci

u11u12u13u9u10u8代碼文件清單Task12.v仿真結(jié)果及分析說明如圖所示，仿真結(jié)果功能正確管腳綁定用模式1，其余鍵指定同上。其中輸出p用燈管D2表示，g用燈管D3表示，功能正常。3）8位超前進位加法器設(shè)計方案(完整word版)基于FPGA的數(shù)字電路實驗報告采用兩單位四位超前進位加法器級聯(lián)即可得到8位的加法器。代碼文件清單Task13.vadder.v仿真結(jié)果及分析說明如圖所示，結(jié)果正確管腳綁定用了模式1，a用鍵2，1表示，b用鍵4，3輸入b，鍵7輸入Ci，D1顯示進位，輸出和s用譯碼器6，5表示，功能正確。4）8位加法器（1位全加器級聯(lián)實現(xiàn)）設(shè)計方案與第一問類似，仿照4位的實現(xiàn)原理，級聯(lián)8個單位即可。原理說明及框圖(完整word版)基于FPGA的數(shù)字電路實驗報告FullAdder:F4

FullAdder:F5

FullAdder:F6

FullAdder:F7FullAdder:F0

FullAdder:F1

FullAdder:F2

FullAdder:F3

C8A[0..7]B[0..7]C0

S[0..7]文件清單仿真結(jié)果結(jié)果正常對比8位逐次進位加法器從速度

8位超前進位加法器

上來比較，可以從仿真

Totallogicelements16/5980

Totallogicelements32/5980

8位逐次進位加法器出現(xiàn)了更多的延遲，而超前進位加法器從速度上快了很多，減少了幾個ns的延遲。下載情況用模式1，輸入與輸出按鍵和顯示的設(shè)計同上。功能正常。5）8BCD設(shè)計方案在對BCD碼進行加法運算時，可以先按二進制進行計算，然后對所得的結(jié)果進行修正即可?？梢韵鹊玫?位BCD加法器，級聯(lián)即可得到8位的BCD加法器。對于4位BCD加法器，修正的原則是：若相加得到的數(shù)>9，則在此基礎(chǔ)上加6得到修正值。(完整word版)基于FPGA的數(shù)字電路實驗報告原理說明及框圖設(shè)計此加法器的關(guān)鍵是判斷何時應(yīng)該加6。這個問題比較好解決。當(dāng)輸出為11XX或者1X1X時就應(yīng)該加上修正值了。所以我用了兩個與門來判斷是否超過9，進位端輸出超過15的標(biāo)志值。用或門聯(lián)系上這3者，輸出的值t0是否應(yīng)該加上修正值6的信號了。M[3:0410t01M2，3為0.這樣利用已經(jīng)設(shè)計好的4位超前進位加法器始終給結(jié)果加上M可以用下面的框圖來表示（超前進位加法器用芯片表示）adder_4.vBCD.vTask15.v4仿真結(jié)果(完整word版)基于FPGA的數(shù)字電路實驗報告將以上的a，b化為2位10進制數(shù)，進行相加，可以得到s表示的2位10進制數(shù)，說明該BCD加法器功能正常。下載情況用模式1下載，其余按鍵與輸出的設(shè)置同上。經(jīng)驗證功能正常。實驗4 競爭冒險消除實驗實驗?zāi)康牧私飧偁幟半U產(chǎn)生的原因及其避免方法學(xué)會利用軟件仿真和硬件實現(xiàn)對數(shù)字電路的邏輯功能進行驗證和分析設(shè)計方案按照指導(dǎo)書上的電路圖仿真一遍沒有消除冒險的電路，然后再消出冒險，進行一次仿真，對比兩次的結(jié)果。原理說明及框圖

(完整word版)基于FPGA的數(shù)字電路實驗報告按照書上所給電路圖，用verilog進行門級描述即可。由于反相器的延遲時間比較短，幾乎看不出任何毛刺現(xiàn)象，所以我在反相器之前加了lcell，有了延遲，才出了毛刺。Task21.vTask22.v加入冗余項之前：加入冗余項BC之后;說明加入了冗余項以后，成功消除了冒險險象?！に伎碱}比較逐次進位加法器和超前進位加法器的區(qū)別。答：主要區(qū)別在于，超前進位加法器可以直接根據(jù)輸入確定每一位的輸出，所以運算速度快，而這樣消耗了更多的系統(tǒng)資源逐次進位加法器需根據(jù)每一位運算的情況確定進位，不過占用的系統(tǒng)資源更少。(完整word版)基于FPGA的數(shù)字電路實驗報告14答：因為減法可以看做是加上一個數(shù)的相反數(shù)。所以只需對減數(shù)求反，再用加法器與被減數(shù)相加即可。答：通常有三種消除的方法：代數(shù)法（）邏輯表達(dá)式在某種輸入情況下，變成AA或者AA險象存在。消除險象的方法是更改電路，消除產(chǎn)生AA或AA的條件?？ㄖZ圖法（則稱這兩個方格群相接。有相接出現(xiàn)，對應(yīng)的電路便有可能產(chǎn)生險象。為了消除這種電路的險象，在相接處加一個搭接塊，就可以消除險象。取樣脈沖法一般來說，有多個輸入發(fā)生狀態(tài)變化時，險象是難以完全消除的。當(dāng)組合邏輯電路的過渡性冒險影響了整個系統(tǒng)的工作時，可以采用取樣的辦法解決。取樣脈沖僅在輸出處于穩(wěn)態(tài)值的期間到來，以保證輸出正確的結(jié)果，而在沒有取樣脈沖的期間，輸出端的信息是無效的。實驗五D觸發(fā)器設(shè)計實驗?zāi)康恼莆諘r序邏輯電路的基本分析和設(shè)計方法；理解觸犯器的工作原理，用硬件描述語言實現(xiàn)觸發(fā)器的門級設(shè)計。(完整word版)基于FPGA的數(shù)字電路實驗報告D（具有異步清零功能）設(shè)計方案D觸發(fā)器的門級設(shè)計較為簡單，就按照指導(dǎo)書的圖用與非門可以搭成。D觸發(fā)器的行為級設(shè)計也容易實現(xiàn)，只需要用Always控制語句進行操作即可。原理說明和框圖對于門級，直接按下面的圖搭即可。對于行為級，由功能表：Dn Qn10 01 1可以得到時序邏輯Qn

D，然后就可以用行為級來描述。task31.vtask32.v行為級：(完整word版)基于FPGA的數(shù)字電路實驗報告由上圖看出，該觸發(fā)器的邏輯行為正常，clr端可以正?？刂茝?fù)位。門級：用模式6，時鐘clk用pin28，clr用鍵4，D輸入端用鍵3，Q1輸出采用D1燈管表示，Q2輸出用D2表示。功能正常。門級：模式6，clk用pin28，D輸入端用鍵3，r對應(yīng)鍵4，s對應(yīng)鍵5，q1顯示對應(yīng)D1，q2對應(yīng)D2。功能正常無誤。移位寄存器設(shè)計方案將觸發(fā)器的輸入與輸出級聯(lián)即可得到移位寄存器，這樣每次有一個值輸入時，第一個觸發(fā)器就會讀入一個值，下一個時鐘脈沖沿來臨時將這個值傳遞到下一個觸發(fā)器，即形成了移位的效果。同時。同時設(shè)計load端可以直接從輸入讀數(shù)，以及異步清零端。原理說明及框圖(完整word版)基于FPGA的數(shù)字電路實驗報告如圖，用行為級實現(xiàn)單個觸發(fā)器（可直接置數(shù)和異步清零的移位寄存器。Task33.v仿真結(jié)果及分析說明由上圖知該寄存器的移位，異步清零，置數(shù)功能均正確無誤。下載情況用模式5，clk用自帶pin28，clr用鍵8，load用鍵7，set用鍵6~鍵3，輸入in用鍵3.用D1~D4表示輸出。功能正確?！K觸發(fā)器設(shè)計方案直接用行為級設(shè)計，根據(jù)jk觸發(fā)器的表達(dá)式為：(完整word版)基于FPGA的數(shù)字電路實驗報告所以直接實現(xiàn)即可。原理說明及框圖上圖為jk觸發(fā)器真值表，由此得到了其輸出布爾方程。其門級排布如下：Task34.v仿真結(jié)果及分析說明(完整word版)基于FPGA的數(shù)字電路實驗報告如圖所示，功能正常實驗8 累加器設(shè)計·實驗?zāi)康恼莆諘r序邏輯電路的基本分析和設(shè)計方法；初步了解模塊化設(shè)計的思想，理解累加器的工作原理，用硬件描述語言實現(xiàn)指定功能的累加器設(shè)計。·4位累加器設(shè)計方案需要用兩個模塊，一個用來進行保存工作，即累加器，另一個用來實現(xiàn)數(shù)據(jù)相加，即加法器。這樣即可每次把數(shù)據(jù)加到總和里，實現(xiàn)累加器的工作。原理說明及框圖基本原理為書上的結(jié)構(gòu)圖。只要實現(xiàn)了兩個主要模塊，再用線網(wǎng)連接即可。數(shù)據(jù)輸入加法器時鐘信號累加器存器累加器結(jié)構(gòu)圖(完整word版)基于FPGA的數(shù)字電路實驗報告Dts.vAdder.vTask41.v仿真結(jié)果及分析說明由仿真結(jié)果知該累加器功能正常。下載情況采用模式0，clk用自帶的pin28，clr用鍵7，en使能端用鍵8，co進位輸出用D1表示，輸入in用鍵1，輸出用譯碼器5.經(jīng)過驗證功能正確。2設(shè)計方案根據(jù)題目要求，需要用累加器和計數(shù)器來實現(xiàn)此乘法運算。即用一個數(shù)作為累加的次數(shù)，另一個數(shù)作為每次累加的數(shù)。分兩個模塊，一個累加器，一個計數(shù)器即可實現(xiàn)。(完整word版)基于FPGA的數(shù)字電路實驗報告原理說明及框圖計數(shù)器：乘法器：由于是兩位的二進制數(shù)，所以計數(shù)器只用寫兩位的即可。仿真結(jié)果及分析說明由上面幾組結(jié)果可知該乘法器計算結(jié)果正常。(完整word版)基于FPGA的數(shù)字電路實驗報告文件清單Addst.vTask42.v下載情況用模式k用（高頻，鍵1輸入，鍵3輸入r鍵t用鍵，輸出t用譯5思考題給出鎖存器的定義，它與邊沿觸發(fā)器的區(qū)別是什么？發(fā)器只有在固定的時鐘上升沿或者下降沿來臨時改變狀態(tài)?？梢酝ㄟ^鎖存器實現(xiàn)邊沿觸發(fā)器。利用乘法器實現(xiàn)乘法操作，當(dāng)乘法完成時，用哪些方法可以控制累加器停止累加？答：用兩個異或門，比較計數(shù)器的輸出與一個加數(shù)的大小，若相等時則輸出低電平到累加器的使能端，則可停止累加。實驗9 序列檢測器的設(shè)計·實驗?zāi)康恼莆绽糜邢逘顟B(tài)機實現(xiàn)時序邏輯的方法。1實驗原理：有限狀態(tài)機（FSM）本質(zhì)上是由寄存器和組合邏輯電路構(gòu)成的時序電路。次態(tài)由當(dāng)前狀態(tài)和輸入一起決定，狀態(tài)之間的轉(zhuǎn)移和變化總是在時鐘沿進行。有限狀態(tài)機分為Moore型和Mealy型。Moore型有限狀態(tài)機輸出僅由當(dāng)前狀態(tài)決定；Mealy型有限狀態(tài)機輸出由當(dāng)前狀態(tài)和輸入同時決定。(完整word版)基于FPGA的數(shù)字電路實驗報告有限狀態(tài)機的組合邏輯電路部分：由當(dāng)前狀態(tài)和輸入得到次態(tài)和輸出。時序部分：在時鐘沿到來時把把次態(tài)打入寄存器。1）實驗內(nèi)容：設(shè)計一個最簡的狀態(tài)機，功能是檢測一個55個輸入為1時，110。輸入序列不可重復(fù)檢測。設(shè)計方案：設(shè)計一個5位的序列檢測器。利用Mealy型狀態(tài)機實現(xiàn)。需要5個狀態(tài)：Empty:初始狀態(tài)State1:輸入為1State10:輸入為10State101:輸入為101State1010:輸入為1010狀態(tài)轉(zhuǎn)換表：PresentstateNextpresentOutput0101EmptyEmptyState100State1State10State100State10EmptyState10100State101State1010State100State1010EmptyEmpty01經(jīng)過狀態(tài)化簡，上面狀態(tài)已經(jīng)為最簡狀態(tài)。(完整word版)基于FPGA的數(shù)字電路實驗報告狀態(tài)裝換圖：狀態(tài)裝換圖：setEmptyState1State10State101State1010stateclkstateclkXreset(GND)clkXState10100 01Z~0Z~reg0PRED QZENACLRTask5.v仿真結(jié)果：(完整word版)基于FPGA的數(shù)字電路實驗報告下載情況：模式0，clk用鍵8手動輸入，in用鍵6輸入，reset鍵7，out輸出采用譯碼器1。功能正確無誤。思考題答：如果按照我的設(shè)計思路，采用狀態(tài)機設(shè)計或者是采用移位寄存器，都不會讓實現(xiàn)變復(fù)雜。對于狀態(tài)機的實現(xiàn)方式，只需要做一個小小的改動，當(dāng)現(xiàn)狀態(tài)為1010時，若輸入為1，此時不要回到狀態(tài)101，而是回到狀態(tài)0，這個狀態(tài)機便不能重復(fù)檢測序列了。對移位寄存器的實現(xiàn)方式，當(dāng)輸出為1時，利用移位寄存器的clr清零端，讓其清零，移位寄存器便回到了全0狀態(tài)，相當(dāng)于不能重復(fù)檢測了。答：優(yōu)點缺點門級邏輯清楚，邏輯單元數(shù)目清晰可見，節(jié)省資源與空間機問題很難實現(xiàn)(完整word版)基于FPGA的數(shù)字電路實驗報告行為級行為級抽象級別高，代碼簡潔，容易實現(xiàn)，無法了解電路詳細(xì)結(jié)構(gòu)，可能導(dǎo)致資源不用涉及電路的具體實現(xiàn)方式浪費，對電路難以實現(xiàn)宏觀規(guī)劃實驗21 HDB3 編解碼器設(shè)計·實驗?zāi)康恼莆战Y(jié)構(gòu)化設(shè)計方法，理解系統(tǒng)級/行為級設(shè)計思路理解HDB3碼的原理并掌握HDB3編碼器和解碼器的設(shè)計方法。實驗原理HDB3HDB3碼是偽三進制信號，它的三個狀態(tài)可用B+，B-和0表示。但是對4個連空號應(yīng)用特殊規(guī)則——引入交替翻轉(zhuǎn)的“破換點”。4個0000被000V或B00V取代，其中V表示破壞點。選取原則是：使得任意兩個相鄰的V之間的B脈沖數(shù)目為奇數(shù)，這樣，相鄰V脈沖的極性也滿足交替規(guī)律，因而整個信號保持無直流分量。HDB3編碼器原理：由于當(dāng)前輸出的NRZNRZ碼有關(guān)，所以這種碼是有記憶HDB3HDB3碼在編碼時的一個BHDB3V碼之間的B編碼時利用到的最重要的性質(zhì)。BVBHDB3碼的性質(zhì)，上述三個變量中只有兩個是相互獨立的，BVV碼出現(xiàn)之后B碼個數(shù)的奇偶性也V碼和(完整word版)基于FPGA的數(shù)字電路實驗報告碼的極性（是否需要插入B碼），完成初步的編碼。在完成初步的編碼后還需要注意的是，因為HDB3碼是占空比為50%的歸零碼，而在初步編碼后得到的結(jié)果是非歸零碼，因此還需要對初步編碼的結(jié)果進行進一步的處理轉(zhuǎn)化從而得到符合要求的HDB3碼。HDB3解碼器原理HDB3V碼時需要進行長度為4