FPGA習(xí)題集及參考答案

FPGA習(xí)題集及參考答案習(xí)題集及參考答案一、填空題.一般把EDA技術(shù)的發(fā)展分為（ ）個(gè)階段。.FPGA/CPLD有如下設(shè)計(jì)步驟:①原理圖/HDL文本輸入、②適配、③功能仿真、④綜合、⑤編程下載、⑥硬件測(cè)試，正確的設(shè)計(jì)順序是①（）⑤⑥。.在EDA工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線的軟件稱為（）o.設(shè)計(jì)輸入完成之后，應(yīng)立即對(duì)文件進(jìn)行（ ）o,基于硬件描述語(yǔ)言的數(shù)字系統(tǒng)設(shè)計(jì)目前最常用的設(shè)計(jì)方法稱為（ ）設(shè)計(jì)法。.將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的過(guò)程稱為（ ）o7.IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位，以HDL方式提供的IP被稱為（）IP。8.SOC系統(tǒng)又稱為（ ）系統(tǒng)。SOPC系統(tǒng)又稱為（ ）系統(tǒng)。9：將硬核和固核作為（ ）ip核，而軟核作為（ ）ip核。TOC\o"1-5"\h\z.IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位,以HDL方式提供的IP被稱為（ ）o.HDL綜合器就是邏輯綜合的過(guò)程，把可綜合的VHDL/VerilogHDL轉(zhuǎn)化成硬件電路時(shí)，包含了三個(gè)過(guò)程，分別是（ ）、（ ）、（ ）o.EDA軟件工具大致可以由五個(gè)模塊構(gòu)成，分別是設(shè)計(jì)輸入編輯器、（ ）、（ ）、（ ）和（ ）o.按仿真電路描述級(jí)別的不同，HDL仿真器分為（ ）仿真、（ ）仿真、（ ）仿真和門(mén)級(jí)仿真。.系統(tǒng)仿真分為（ ）、（ ）和（ ）O.（ ）仿真是對(duì)設(shè)計(jì)輸入的規(guī)范檢測(cè)，這種仿真通過(guò)只能表示編譯通過(guò)，說(shuō)明設(shè)計(jì)滿足一定的語(yǔ)法規(guī)范，但不能保證設(shè)計(jì)功能滿足期望。.（ ）仿真是對(duì)綜合后的網(wǎng)表進(jìn)行的仿真，它驗(yàn)證設(shè)計(jì)模塊的基本邏輯功能，但不帶.有布局布線后產(chǎn)生的時(shí)序信息，是理想情況下的驗(yàn)證。.( )仿真是布局布線后進(jìn)行的后仿真，仿真時(shí)考慮了布線延時(shí)，和芯片實(shí)際的工作情況更加接近。.目前Xilinx公司生產(chǎn)的FPGA主要采用了( )配置存儲(chǔ)器結(jié)構(gòu)。.描述測(cè)試信號(hào)的變化和測(cè)試工程的模塊叫做( )。.現(xiàn)代電子系統(tǒng)設(shè)計(jì)領(lǐng)域中的 EDA采用( )的設(shè)計(jì)方法。.有限狀態(tài)機(jī)可分為( )狀態(tài)機(jī)和( )狀態(tài)機(jī)兩類(lèi)。.VerilogHDL中的端口類(lèi)型有三類(lèi)：( )、( )、輸入檢出端口。.VerilogHDL常用兩大數(shù)據(jù)類(lèi)型：( )、( )O.FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入T()—綜合—適配一()一編程下載一硬件測(cè)試。.( )是描述數(shù)據(jù)在寄存器之間流動(dòng)和處理的過(guò)程。.連續(xù)賦值常用于數(shù)據(jù)流行為建模，常以（ ）為關(guān)鍵詞。.VerilogHDL有兩種過(guò)程賦值方式：TOC\o"1-5"\h\z（ ）和（ ）。.xtimescalelns/100ps中1ns代表（ ）,lOOps代表（ ）。.未來(lái)的集成電路技術(shù)的發(fā)展趨勢(shì)，把整上系統(tǒng)集成在一個(gè)芯片上去，這種芯片被稱為（ ）O.從互連結(jié)構(gòu)上可將PLD分為確定型和統(tǒng)計(jì)型兩類(lèi)。確定型結(jié)構(gòu)的代表是（ ），統(tǒng)計(jì)型結(jié)構(gòu)代表是（ ）。.CPLD是由（ ）的結(jié)構(gòu)演變而來(lái)的。.FPGA的核心部分是（ ），由內(nèi)部邏輯塊矩陣和周?chē)鶧O接口模塊組成。.把基于電可擦除存儲(chǔ)單元的EEPROM或Flash技術(shù)的CPLD的在系統(tǒng)下載稱為（ ）,這個(gè)過(guò)程就是把編程數(shù)據(jù)寫(xiě)入EzCMOS單元陣列的過(guò)程。.根據(jù)配置數(shù)據(jù)線數(shù),器件配置可分為并行配置和串行配置兩類(lèi)。串行配置以（ ）為單位將配置數(shù)據(jù)載人可編程器件：而并行配置一般以（ ）為單位向可編程器件載入配置數(shù)據(jù)。.FPGA的配置模式有從動(dòng)串行模式、從動(dòng)并行模式、主動(dòng)串行模式、主動(dòng)并行模式、以及（ ）模式。.可編程邏輯器件的配置方式分為（ ）和（ ）兩類(lèi)。3LVerilogHDL是在（ ）年正式推出的。.在verilogHDL的always塊本身是（ ）語(yǔ)句。.VerilogHDL中的always語(yǔ)句中的語(yǔ)句是（ ）語(yǔ)句。.VerilogHDL提供了標(biāo)準(zhǔn)的系統(tǒng)任務(wù)，用于常用的操作。如顯示、文件輸入檢出等，系統(tǒng)函數(shù)前都有一個(gè)標(biāo)志符（ ）加以確認(rèn)。.VerilogHDL很好地支持了“自頂向下”的設(shè)計(jì)理念，即，復(fù)雜任務(wù)分解成的小模塊完成后，可以通過(guò)（ ）的方式，將系統(tǒng)組裝起來(lái)。.VerilogHDL模塊分為兩種類(lèi)型：一種是（ ）模塊，即，描述某種電路系統(tǒng)結(jié)構(gòu)，功能，以綜合或者提供仿真模型為設(shè)計(jì)目的；另一種是（ ）模塊，即，為功能模塊的測(cè)試提供信號(hào)源激勵(lì)、輸出數(shù)據(jù)監(jiān)測(cè)。.Verilog語(yǔ)言中，標(biāo)識(shí)符可以是任意一組字母、數(shù)字、（ ）符號(hào)和下劃線符號(hào)的組合。.state9State,這兩個(gè)標(biāo)識(shí)符是（ ）同。.assignc=a>b?a：b中，若a=3,b=2,貝!Jc=（ ）;若a=2,b=3,則c=（）o.在VerilogHDL的邏輯運(yùn)算中，設(shè)A=4T）1010,則表達(dá)式?A的結(jié)果為（ ）.在VerilogHDL的邏輯運(yùn)算中，設(shè)a=2,b=0,則a&&b結(jié)果為（ ），allb結(jié)果為（）o.在VerilogHDL的邏輯運(yùn)算中，設(shè)a=41）1010,結(jié)果是（）o二、EDA名詞解釋1.ASIC,2.CPLD,3.FPGA,4JC,5.LUT.6.PCB.7.RTL,8.FSM,9.GAL,10.ISP,11JATQ12.PBD,13.BBD三、選擇題.任VerilogHDL的端口聲明語(yǔ)句中，用（）關(guān)鍵字聲明端口為雙向端口A：inoutB：INOUTC：BUFFERD：buffer.用VerilogHDL的assign語(yǔ)句建模的方法一般稱為（）方法。A：連續(xù)賦值 B：并行賦值C：串行賦值D：函數(shù)賦值.IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位，IP是指（）oA：知識(shí)產(chǎn)權(quán) B：互聯(lián)網(wǎng)協(xié)議C：網(wǎng)絡(luò)地址D：都不是.在verilogHDL的always塊本身是（ ）語(yǔ)句A：順序B：并行C：順序或并行D：串行.在VerilogHDL的邏輯運(yùn)算中，設(shè)A=8,bll010001JB=8,b00011001,貝!）表達(dá)式“A&B”的結(jié)果為（）A：8'bOOOlOOOlB：8vbll011001C：S'bllOOlOOOD：S'bOOllOlll.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類(lèi)，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是（）oA：FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；B：FPGA是全稱為復(fù)雜可編程邏輯器件；C：基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D：在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。.下列EDA軟件中，哪一個(gè)不具有邏輯綜合功能：（）。A：ISEB：ModelSimC：QuartusHD：Synplify.下列標(biāo)識(shí)符中，（）是不合法的標(biāo)識(shí)符。A：StateOB：9moonC：Not_Ack_0D：signal@.關(guān)于VerilogHDL中的數(shù)字，請(qǐng)找出以下數(shù)字中最大的一個(gè)：（）oA：8T）llll_1110B：3o276C：3dl70D：2、3E.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類(lèi)，下列對(duì)CPLD結(jié)構(gòu)與工作原理的描述中，正確的是（）oA：CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件；B：CPLD即是現(xiàn)場(chǎng)可編程邏輯器件的英文簡(jiǎn)稱；C：早期的CPLD是從GAL的結(jié)構(gòu)擴(kuò)展而來(lái);D：在Xilinx公司生產(chǎn)的器件中，XC9500系列屬CPLD結(jié)構(gòu)；.IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語(yǔ)言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為（）。A：瘦IPB：固IPC：胖IPD：都不是.不完整的IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)（）oA：時(shí)序邏輯電路B：組合邏輯電路C：雙向電路D：三態(tài)控制電路.CPLD的可編程是主要基于什么結(jié)構(gòu)（）oA：查找表（LUT）C：PAL可編程 B：ROM可編程D：與或陣列可編程.IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位，以HDL方式提供的IP被稱為：（）A：硬IPB：固IPC：軟IPD：都不是；.設(shè)a=41)1010,b=4T>0001,c=4T)lxzO則下列式子的值為1的是()A：a>bB：a<=cC：13-a<bd：13-(a>b).設(shè)a=2,b=0,則下列式子中等于X的是()oA：a&&b B：aIIbC：!aD：x&&a.FPGA可編程邏輯基于的可編程結(jié)構(gòu)基于()oA：LUT結(jié)構(gòu)B：乘積項(xiàng)結(jié)構(gòu)C：PLDD：都不對(duì).CPLD可編程邏輯基于的可編程結(jié)構(gòu)基于()oA：LUT結(jié)構(gòu)B：乘積項(xiàng)結(jié)構(gòu)C：PLDD：都不對(duì).下列運(yùn)算符優(yōu)先級(jí)最高的是()o20.設(shè)a=1T)1,b=31)101,c=481010貝!JX={a,b,c}的值的等于（）A：71）1101100B：8T>10101011C：8T）11010101D：81）11011010.將設(shè)計(jì)的系統(tǒng)按照EDA開(kāi)發(fā)軟件要求的某種形式表示出來(lái)，并送入計(jì)算機(jī)的過(guò)程，稱為（）oA：設(shè)計(jì)的輸入B：設(shè)計(jì)的輸出C：仿真D：綜合.一般把EDA技術(shù)的發(fā)展分為（）個(gè)階段。A：2B：3C：4D：5.設(shè)計(jì)輸入完成之后，應(yīng)立即對(duì)文件進(jìn)行（）oA：編譯B：編輯C：功能仿真D：時(shí)序仿真.VHDL是在（）年正式推出的。A：1983B：1985C：1987D：1989.VerilogHDL是在（）年正式推出的。A：1983B：1985C：1987D：1989.基于硬件描述語(yǔ)言的數(shù)字系統(tǒng)設(shè)計(jì)目前最常用的設(shè)計(jì)方法稱為（）設(shè)計(jì)法。A：自底向上 B：自頂向下C：積木式D：頂層.在EDA工具中，能將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的重要工具軟件為（）oA：仿真器B：綜合器C：適配器D：下載器.在EDA工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線的軟件稱為（）oA：仿真器B：綜合器C：適配器D：下載器.邏輯器件（）屬于非用戶定制電路。A：邏輯門(mén)B：PROMC：PLAD：GAL.可編程邏輯器件PLD屬于（）電路。A：半用戶定制B：全用戶定制C：自動(dòng)生成D：非用戶定制.不屬于PLD基本結(jié)構(gòu)部分的是（）。A：與門(mén)陣列B：輸入緩存C：與非門(mén)陣列D：或門(mén)陣列.任VerilogHDL的標(biāo)識(shí)符使用字母的規(guī)則是（）。A：大小寫(xiě)相同B：大小寫(xiě)不同C：只允許大寫(xiě)D：只允許小寫(xiě).操作符是VerilogHDL預(yù)定義的函數(shù)命名，操作符是由（）字符組成的。A：1B：2C：3D：1?3.在VerilogHDL模塊中，task語(yǔ)句類(lèi)似高級(jí)語(yǔ)言中的（）oA：函數(shù)B：常數(shù)C：變量D：子程序.在VerilogHDL模塊中，函數(shù)調(diào)用時(shí)返回一個(gè)用于（）的值。A：表達(dá)式B：輸出C：輸入D：程序包.VerilogHDL中的always語(yǔ)句中的語(yǔ)句是（）語(yǔ)句。A：串行B：順序C：并行D：順序或并行.嵌套的if語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)（）oA：條件相與的邏輯B：條件相或的邏輯C：條件相異或的邏輯D：三態(tài)控制電路.嵌套的使用if語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)（）oA：帶優(yōu)先級(jí)且條件相與的邏輯電路 B：雙向控制電路C：三態(tài)控制電路 D：條件相異或的邏輯電路.下列哪個(gè)FPGA/CPLD設(shè)計(jì)流程是正確的()oA：原理圖/HDL文本輸入＞功能仿真*綜合?＞適配〉編程下載〉硬件測(cè)試B：原理圖/HDL文本輸入。適配〉綜合〉功能仿真?＞編程下載。硬件測(cè)試C：原理圖/HDL文本輸入—＞功能仿真。綜合。編程下載?＞適配?＞硬件測(cè)試D：原理圖/HDL文本輸入。適配?＞功能仿真。綜合。編程下載*硬件測(cè)試四、簡(jiǎn)答題.簡(jiǎn)述EDA技術(shù)的發(fā)展歷程？.什么是EDA技術(shù)？.在EDA技術(shù)中，什么是自頂向下的設(shè)計(jì)方法？.自頂向下的設(shè)計(jì)方法有什么重要意義？.簡(jiǎn)要說(shuō)明目前現(xiàn)代數(shù)字系統(tǒng)的發(fā)展趨勢(shì)是什么？.簡(jiǎn)述現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)流程。.簡(jiǎn)述原理圖設(shè)計(jì)法設(shè)計(jì)流程。.簡(jiǎn)述原理圖設(shè)計(jì)法設(shè)計(jì)方法的優(yōu)缺點(diǎn)。.什么是綜合？綜合的步驟是什么？.什么是基于平臺(tái)的設(shè)計(jì)？現(xiàn)有平臺(tái)分為哪幾個(gè)類(lèi)型？.目前，目前數(shù)字專(zhuān)用集成電路的設(shè)計(jì)主要采用三種方式？各有什么特點(diǎn)？.什么是SOC技術(shù)含義是什么？什么是SOPC?.SOPC技術(shù)含義是什么？SOPC技術(shù)和SOC技術(shù)的區(qū)別是什么？.SOPC技術(shù)是指什么？SOPC的技術(shù)優(yōu)勢(shì)是什么？.簡(jiǎn)要說(shuō)明一下功能仿真和時(shí)序仿真的異同。設(shè)計(jì)過(guò)程中如果只做功能仿真，不做時(shí)序仿真，設(shè)計(jì)的正確性是否能得到保證？.綜合完成的主要工作是什么？實(shí)現(xiàn)(Implement)完成的主要工作是什么？.主要的HDL語(yǔ)言是哪兩種？VerilogHDL語(yǔ)言的特點(diǎn)是什么？.簡(jiǎn)述阻塞賦值與非阻塞賦值的不同。.簡(jiǎn)述過(guò)程賦值和連續(xù)賦值的區(qū)別。.什么叫做IP核?IP在設(shè)計(jì)中的作用是什么？.什么是IP軟核，它的特點(diǎn)是什么？.根據(jù)有效形式將IP分為哪幾類(lèi)？根據(jù)功能方面的劃分分為哪兩類(lèi)？.比較基于查找表的FPGA和CPLD系統(tǒng)結(jié)構(gòu)和性能上有何不同？.什么是數(shù)據(jù)流級(jí)建模？什么是行為級(jí)建模？.timescale指令的作用是什么。.采用HDL完成設(shè)計(jì)后，必須應(yīng)用測(cè)試程序(testbench)對(duì)設(shè)計(jì)的正確性進(jìn)行驗(yàn)證。測(cè).什么是FPGA,CPLD?他們分別是基于什么結(jié)構(gòu)的可編程邏輯結(jié)構(gòu)？.CPLD是基于什么結(jié)構(gòu)的可編程邏輯器件？其基本結(jié)構(gòu)由哪幾部分組成。.FPGA是于什么結(jié)構(gòu)的可編程邏輯器件？其基本結(jié)構(gòu)由哪幾部分組成。.PLD器件按照編程方式不同，可以分為哪幾類(lèi)？.解釋編程與配置這兩個(gè)概念。.說(shuō)明FPGA配置有哪些模式，主動(dòng)配置和從動(dòng)配置的主要區(qū)別是什么？.為什么在FPGA構(gòu)成的數(shù)字系統(tǒng)中要配備一個(gè)PROM或E2PROM?五、程序補(bǔ)充完整.下面程序是一個(gè)3?8譯碼器的VerilogHDL描述，試補(bǔ)充完整?？?1)decoder_38(out4n)output[7：0]out;input[2：0]in;reg[7：0]out空(2)@(in)begin空(3)(in)3dO：out=8T)11111110;3dl：out=8T)111111013d2：out=8T)11111011;3d3：out=8T)11110111;3d4：out=8T)11101111;3d5：out=8T)11011111;3'd6：out=8T)10111111;3'd7：out=8T)01111111;endcase空(4)空(5)2.一下面程序4位計(jì)數(shù)器的VerilogHDL描述，試補(bǔ)充完整?？?1)count4(out,reset9dk)output[3：0]out;空(2)resetydk;reg[3：0]out;空(3)@(posedgeelk)空(4)if(reset)out<=0;elseout<=out+l;end空(5)7^面程序描述一個(gè)時(shí)鐘上升沿觸發(fā)、同步復(fù)位的D觸發(fā)器，試補(bǔ)充完整?？?1)dflop(d,reset,elk,q);inputd,elk;inputreset;空(2)q;regq；空(3)(posedgeelk)if(reset)q<=0;else4<=空(4);空(5)4.用下面測(cè)試平臺(tái)對(duì)mux21ul二選一選擇器進(jìn)行測(cè)試，試補(bǔ)充完整?？?1)lns/100ps一而嬴lie空(2);regA,B；regSEL；wireC；muxllul(.a(A),.b(B),.sei(SEL),.c(C));空(3)beginA=0;B=0;SEL=0;#10beginA=l;B=0;SEL=0;end#10beginA=0;B=0;SEL=l;end#10$空(4);end空(5)5.clockl是周期為20的時(shí)鐘，clock_pshift是clockl相移，試補(bǔ)充完整?？?1)Gen__clockl(clock_pshift9clockl);outputclock_pshiftyclockl;regclockl;wireclock_pshift;空(2)T=20;parameterpshift=2;空(3)clockl=0;always#(T/2)clockl=-clockl;空(4)#PSHIFTclock_pshift=clockl;空⑸.下面程序描述了8位移位寄存器,試補(bǔ)充完整?？?1)shifter(空(2)9clr9dout);inputdin9clk9clr;output空(3)dout;reg[7：0]dout;always@(posedgeelk)beginif(空(4))dout<=8vb0;elsebegindout<=dout?1;dout[0]<=din;end空(5)endmodule.下面程序描述了一個(gè)數(shù)據(jù)選擇器MUX,試補(bǔ)充完整?？?1)mux(data_inl9data_in2,setdata_out);inputdata_inl9data_in2;input[1：0]sei;outputdata_out;always@(空(2))begincase(空(3))21)00：dataout<=datainiAdatain2;2rb01： dataout<=datainiIdatain2;2rbi0：data.out<=data.inl?人data_in2;2rbll：data_out<=-data_inl;空(4)：data_out<=2zbxxendcaseend空(5)而程序描述了一個(gè)返回兩個(gè)數(shù)中的最大值的函數(shù)。試補(bǔ)充完整?？?1)[3：O]max;空⑵[3：0]a,b;beginif(空(3))max=a;elsemax=b;空(4)空⑸六、程序改錯(cuò).下面的中有5處錯(cuò)誤,試找出錯(cuò)誤并修改正確。第1行moduledivide2(elk,clk_o,reset)第2行inputelk9reset;第3行outputclk_o;第4行wirein;第5行wireout;第6行always(posedgeelkorposedgereset)第7行if(reset)第8行out<=0;第9行else第10行out<=in;第11行assignin<=*out;第12行assignclk_o=out;.下面的中有5處錯(cuò)誤,試找出錯(cuò)誤并修改正確。第1行moduledff8(reset,d,q);第2行inputelk;第3行inputreset;第4行input[7：0]d;第5行outputq;第6行reg[7：0]q;第7行initial@(posedgeelk)第8行if(reset)第9行q<=0;第10行else第11行q<=d;M12firendmodule;下面的中有5處錯(cuò)誤,試找出錯(cuò)誤并修改正確。第1行moduledecode4_7(decodeout4ndec)第2行output[6：0]decodeout;第3行input[3：0]indec;第4行reg[6：0]decodeout;第5行always@(indec)第6行begin第7行case第8行4dl：decodeout=7T)1111110;第9行4"dl：decodeout=7T)0110000;第10行4d2：decodeout=7T)1101101;第11行4d3：decodeout=7T)1111001;第12行4'd4：decodeout=7T)0110011;第13行4d5：decodeout=7T)1011011;第14行4d6：decodeout=7T)1011111;第15行4d7：decodeout=7zblll0000;第16行4d8：decodeout=7T)lllllll;第17行4d9：decodeout=7T)1111011;第18行endcase第19行end下面的中有5處錯(cuò)誤,試找出錯(cuò)誤并修改正確。第1行timescale10ns/lns第2行modulewave2;第3行regwave;第4行cycle=5;第5行always第6行fork第7行 wave=0;第8行#化丫盛)wave=l;第9行#(2*cycle)wave=0;第10#(3*cycle)wave=l;第11行#(4*cycle)wave=0;第12行#(5*cycle)$finish;第13行endmodule;下面的中有5處錯(cuò)誤,試找出錯(cuò)誤并修改正確。第1行modulealutast(code9a9b9c)第2行input[l：0]code;第3行input[3：0]a9b;第4行output[4：0]c;第5行reg[4：0]c;第6行taskmy_and;第7行input[3：O]a,b;第7行output[4：O]out;第8行intergeri;第9行for(i=3;i>=0;i=i-l)第10行第11行end第12行always@(codeoraorb)第13行加gin第14行case(code)第15行2'b00：my_hand(a,b,c);第16行2，b01：c=alb;第17行 2力10：c=a-b;第18行 25bll：c=a+b;第19行end第20行endmodule;下面的中有5處錯(cuò)誤,試找出錯(cuò)誤并修改正確。第1行modulemux4_l(out9in09inl4n24n39sel);第2行inputout;第3行inputin04nl3n24n3;第4行inputsei;第5行regout;第6行always?()第7行case(sel)第8行2*b01： out=inO;第9行2*b01： out=inl;第10行2'blO： out=in2;第11行2'bll： out=in3;第12行default：out=2*bx;第13行endmodule下面的中有5處錯(cuò)誤,試找出錯(cuò)誤并修改正確。第1行moduleencoderS.SCnone.onyOutcode,aybyCydyeXgJi)；第2行outputnone_on;第3行output[3：0]outcode;第4行inputa,b,c,d,efgh;第5行reg[3：0]outtemp;第6行assign{none_on9outcode}=outtemp;第7行always(aorborcordoreorforgorh)第8行if(h)outtemp=4,b0111;第9行elseif(g)outtemp=4'b0110;第10行elseif(f) outtemp=4'b0101;第11行elseif(e)outtemp=4'b0100;第12行elseif(d)outtemp=4'b0011;第13行elseif(c) outtemp=4'b0010;第14行elseif(b)outtemp=4'b0001;第15行elseif(a)outtemp=4'b0000;第16行elseif outtemp=4'bl000;第17行end第18行endmodule下面的中有5處錯(cuò)誤,試找出錯(cuò)誤并修改正確。第1行moduleshifter();第2行inputdin9clk9clr;第3行output[7：0]dout;第4行reg[7：0]dout;第5行alway@(posedgeelk)第6行if(clr)dout=8'bO;第7行else第8行 begin第9行 dout<=dout?1;第10行dout[0]<=din;第11行end七、程序分析與設(shè)計(jì).設(shè)計(jì)7人投票表決器，當(dāng)大于等于4票時(shí)輸出為1,否則為0。.試描述一個(gè)具有循環(huán)左移和循環(huán)右移功能的8位串入并出移位寄存器。.試描述一個(gè)能實(shí)現(xiàn)2倍分頻功能的模塊。.試描述一個(gè)異步復(fù)位、二十進(jìn)制的減法計(jì)數(shù)器。.試描述一個(gè)帶進(jìn)位輸入、輸出的4位全加器，其中端口:A、B為加數(shù)，CIN為進(jìn)位輸入，S為加和，COUT為進(jìn)位輸出。.試描述一個(gè)同步置數(shù)、同步清零的8位加法計(jì)數(shù)器.分別用持續(xù)賦值和阻塞賦值方式描述的2選1多路選擇器。.用阻塞賦值方式描述移位寄存器。.用for語(yǔ)句實(shí)現(xiàn)2個(gè)位數(shù)相乘。.試描述8—3優(yōu)先編碼器。.試描述一個(gè)異步清0、異步置1的D觸發(fā)器。.試描述一個(gè)4位并串轉(zhuǎn)換器。.設(shè)計(jì)一個(gè)序列檢測(cè)器，用于檢測(cè)串行的二進(jìn)制序列，每當(dāng)連續(xù)輸入三個(gè)或三個(gè)以上的1時(shí),序列檢測(cè)器的輸出為1,其它情況下輸出為Oo(1)畫(huà)出狀態(tài)圖(2)寫(xiě)出實(shí)現(xiàn)程序。.設(shè)計(jì)一個(gè)狀態(tài)機(jī)實(shí)現(xiàn)在時(shí)鐘dk的控制下檢測(cè)輸入的串行數(shù)據(jù)是否為“U0，，，畫(huà)出狀態(tài)轉(zhuǎn)移圖，并寫(xiě)出設(shè)計(jì)實(shí)現(xiàn)程序。要求：當(dāng)串行數(shù)據(jù)是“101”時(shí)，flag_out=1,否貝!Iflag_out=0。.下圖是一個(gè)含有下降沿觸發(fā)的D觸發(fā)器的時(shí)序電路，試寫(xiě)出此電路的VerilogHDL設(shè)計(jì)程序。CLK0>-[qutT>16.T區(qū)gCLK0>-[qutT>16.T區(qū)g以下原理圖寫(xiě)出相應(yīng)的Verilog程序?！趿?xí)題集解答一、填空題2.(③④②)1.2.(③④②).(適配器).（編譯） 5.（自頂向下）.（綜合）.（軟） 8.（片上系統(tǒng)）、（可編程片上系統(tǒng)）9.（硬）、（軟） 10.（軟IP）.（轉(zhuǎn)化）、（優(yōu)化）、（映射）.（HDL綜合器）、（仿真器）、（適配器或布局、布線器）、（下載器）.（系統(tǒng)級(jí)）、（行為級(jí)）、（RTL級(jí)）.（行為仿真）、（功能仿真）、（時(shí)序仿真）.（行為） 16.（功能）.（時(shí)序）.（SRAM） 19.（測(cè)試平臺(tái)testbench） 20.（自頂向下）.（Mealy）>（Moore）22.（輸入端口）、（輸出端口）.（線網(wǎng)類(lèi)型）、（寄存器類(lèi)型）24.（功能仿真）、（時(shí)序仿真）.（數(shù)據(jù)流級(jí)建模） 26.（assign）.（阻塞賦值）、（非阻塞賦值）28.（時(shí)間單位）、（時(shí)間精度）.（片上系統(tǒng)SOC） 3O.（CPLD>(FPGA)31.（簡(jiǎn)單PLD） 32.（邏輯單元陣列LCA）33.（編程）34.（Bit比特）、（Byte字節(jié)） 35.（JTAG）36.（主動(dòng)配置）、（從動(dòng)配置）37.（1983）.（并行）.（順序） 40.（$）.（調(diào)用（也稱例化））.（功能）、（測(cè)試） 43.（$）44.（不同）45?（3）、（3 ） 46.（8'b0101）（0）、（1）（41）0101）二、EDA名詞解釋ApplicationSpecificIntegratedCircuit,專(zhuān)用集成電路ComplexProgrammableLogicDevice復(fù)雜可編程邏輯塊FiledProgrammableGateArray現(xiàn)場(chǎng)可編程門(mén)陣列integratedcircuit集成電路lookuptable查找表PrintedCircuitBoardE|1制電路板RegisterTransferLevel寄存器傳輸級(jí)FiniteStateMachine有限狀態(tài)機(jī)GenericArrayLogic可編程通用陣列邏輯在系統(tǒng)編程邊界掃描測(cè)試是一種可測(cè)試結(jié)構(gòu)技術(shù)Platform-BasedDesign基于平臺(tái)的設(shè)計(jì)方法Block-Baseddesign基于塊的設(shè)計(jì)三、選擇題1-5AAABA6-10CBBAD11-15DADCA16-20DABAD 21-25ABABA 26-30BBCAA31-35CBDDA 36-39BAAA四、簡(jiǎn)答題.答：(1)二十世紀(jì)70年代，產(chǎn)生了第一代EDA具。(2)到了80年代，為了適應(yīng)電子產(chǎn)品在規(guī)模和制作上的需要，應(yīng)運(yùn)出現(xiàn)了以計(jì)算機(jī)仿真和自動(dòng)布線為核心技術(shù)的第二代EDA技術(shù)。90年代后，隨著科學(xué)技術(shù)的發(fā)展，出現(xiàn)了以高級(jí)語(yǔ)言描述、系統(tǒng)級(jí)仿真和綜合技術(shù)為特征的第三代EDA技術(shù)。.答：EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，對(duì)系統(tǒng)功能進(jìn)行描述完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。.答：自頂向下首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能劃分和結(jié)構(gòu)設(shè)計(jì)，并在系統(tǒng)級(jí)采用仿真手段驗(yàn)證設(shè)計(jì)的正確性，然后再逐級(jí)設(shè)計(jì)低層的結(jié)構(gòu)，實(shí)現(xiàn)從設(shè)計(jì)、仿真、測(cè)試一體化。其方案的驗(yàn)證與設(shè)計(jì)、電路與PCB設(shè)計(jì)專(zhuān)用集成電路設(shè)計(jì)等都由電子系統(tǒng)設(shè)計(jì)師借助于EDA工具完成。.答：（1）基于PLD硬件和EDA工具支撐；（2）采用逐級(jí)仿真技術(shù)，以便及早發(fā)現(xiàn)問(wèn)題修改設(shè)計(jì)方案；（3）基于網(wǎng)上設(shè)計(jì)技術(shù)使全球設(shè)計(jì)者設(shè)計(jì)成果共享，設(shè)計(jì)成果的再利用得到保證。（4）復(fù)雜系統(tǒng)的設(shè)計(jì)規(guī)模和效率大幅度提高。(5)在選擇器件的類(lèi)型、規(guī)模、硬件結(jié)構(gòu)等方面具有更大的自由度。.答：(1)電子設(shè)計(jì)最優(yōu)化(EDO)；(2)在線可“重構(gòu)，，技術(shù)。.答：設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理、器件編程以及相應(yīng)的功能仿真、時(shí)序仿真和器件測(cè)試三個(gè)設(shè)計(jì)驗(yàn)證過(guò)程。.答:具體設(shè)計(jì)流程包括設(shè)計(jì)輸入、功能仿真、綜合、綜合后仿真、約束設(shè)置、實(shí)現(xiàn)、布局布線后仿真、生成配置文件與配置FPGA.答：主要優(yōu)點(diǎn)是容易實(shí)現(xiàn)仿真，便于信號(hào)的觀察和電路的調(diào)整。原理圖設(shè)計(jì)方法直觀、易學(xué)。但當(dāng)系統(tǒng)功能較復(fù)雜時(shí)，原理圖輸入方式效率低，它適應(yīng)于不太復(fù)雜的小系統(tǒng)和復(fù)雜系統(tǒng)的綜合設(shè)計(jì)。.答:將硬件描述語(yǔ)言轉(zhuǎn)化成硬件電路的過(guò)程叫綜合。綜合主要有三個(gè)步驟：轉(zhuǎn)化，優(yōu)化，映射。.答：基于平臺(tái)的設(shè)計(jì)方法是近幾年提出的SOC軟硬件協(xié)同設(shè)計(jì)新方法，是基于塊的設(shè)計(jì)BBD方法的延伸，它擴(kuò)展了設(shè)計(jì)重用的理念，強(qiáng)調(diào)系統(tǒng)級(jí)復(fù)用，包含了時(shí)序驅(qū)動(dòng)的設(shè)計(jì)和BBD的各種技術(shù)，支持軟硬件協(xié)同設(shè)計(jì)，提供系統(tǒng)級(jí)的算法和結(jié)構(gòu)分析?，F(xiàn)有的設(shè)計(jì)平臺(tái)分為四類(lèi)：完整的應(yīng)用平臺(tái)；以處理器為中心的平臺(tái)；以片內(nèi)通信構(gòu)造為中心的平臺(tái)；完整的可編程平臺(tái)。.答：(1)全定制設(shè)計(jì)或基于標(biāo)準(zhǔn)單元的設(shè)計(jì)。所有的工藝掩模都需要從頭設(shè)計(jì)，可以最大限度地實(shí)現(xiàn)電路性能的優(yōu)化。然而，由于其設(shè)計(jì)周期很長(zhǎng)，設(shè)計(jì)時(shí)間和成本非常高，市場(chǎng)風(fēng)險(xiǎn)也非常大。(2)半定制設(shè)計(jì)或基于標(biāo)準(zhǔn)門(mén)陣列的設(shè)計(jì)。采用標(biāo)準(zhǔn)門(mén)陣列進(jìn)行初步設(shè)計(jì)，待設(shè)計(jì)通過(guò)驗(yàn)證后，再對(duì)各局部功能單元進(jìn)行優(yōu)化(3)基于可編程邏輯器件PLD的設(shè)計(jì)。PLD的設(shè)計(jì)不需要制作任何掩模，基本不考慮布局布線問(wèn)題，設(shè)計(jì)成本低，設(shè)計(jì)周期短，設(shè)計(jì)的風(fēng)險(xiǎn)低。.答：SOC就是將微處理器、模擬IP核、數(shù)字IP核和存儲(chǔ)器(或片外存儲(chǔ)控制接口)、數(shù)據(jù)通路、與外部系統(tǒng)的數(shù)據(jù)接口等部件集成在單一芯片上。SOPC就是基于可編程邏輯器件的SOC設(shè)計(jì)方案.答：SOPC技術(shù)是以可編程邏輯器件PLD取代ASIC,更加靈活、高效的技術(shù)SOC解決方案。SSOPC與SOC的區(qū)別就是FPGA與ASIC的區(qū)別。SOPC是SOC發(fā)展的新階段，代表了當(dāng)今電子設(shè)計(jì)的發(fā)展方向。其基本特征是設(shè)計(jì)人員采用自頂向下的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，最后系統(tǒng)的核心電路在可編程器件上實(shí)現(xiàn)。.答：SOPC技術(shù)是以可編程邏輯器件PLD取代ASIC,更加靈活、高效的技術(shù)SOC解決方案。SOPC的技術(shù)優(yōu)勢(shì)：（1）運(yùn)用嵌入的微處理器軟核；（2）采用先進(jìn)的EDA開(kāi)發(fā)工具；（3）由于連接延遲時(shí)間的縮短，SOPC可以提供增強(qiáng)的性能，而且由于封裝體積的減小，產(chǎn)品尺寸也減小。.答：仿功能仿真用于驗(yàn)證設(shè)計(jì)的邏輯功能。它是在設(shè)計(jì)輸入完成之后，選擇具體器件進(jìn)行編譯之前進(jìn)行的邏輯功能驗(yàn)證，不包含延時(shí)信息、。時(shí)序仿真是在選擇了具體器件并完成布局、布線之后進(jìn)行的快速時(shí)序檢驗(yàn)，并可對(duì)設(shè)計(jì)性能作整體上的分析。由于不同器件的內(nèi)部延時(shí)不一樣，不同的布局、布線方案會(huì)給延時(shí)造成不同的影響。只做功能仿真，不做時(shí)序仿真，設(shè)計(jì)的正確性是不能得到保證。.答:綜合的主要工作將硬件描述語(yǔ)言轉(zhuǎn)化成硬件電路。實(shí)現(xiàn)(Implement)是指將綜合輸出的邏輯網(wǎng)表翻譯成所選器件的底層模塊與硬件原語(yǔ)，將設(shè)計(jì)映射到器件結(jié)構(gòu)上，進(jìn)行布局布線，達(dá)到在選定器件上實(shí)現(xiàn)設(shè)計(jì)的目的.答：VHDL和VerilogHDL。VerilogHDL語(yǔ)言允許用戶在不同的抽象層次上對(duì)電路進(jìn)行建模，底層描述能力較強(qiáng)。.答：阻塞賦值：=；必須是阻塞賦值完成后，才進(jìn)行下一條語(yǔ)句的執(zhí)行；賦值一旦完成，等號(hào)左邊的變量值立刻發(fā)生變化非阻塞賦值v=，非阻塞賦值在賦值開(kāi)始時(shí)計(jì)算表達(dá)式右邊的值，到了本次仿真周期結(jié)束時(shí)才更新被賦值變量(即賦值不立刻生效)；非阻塞賦值允許塊中其他語(yǔ)句的同時(shí)執(zhí)行。在同一個(gè)順序塊中，非阻塞賦值表達(dá)式的書(shū)寫(xiě)順序，不影響賦值的結(jié)果。.答：過(guò)程賦值和連續(xù)賦值的區(qū)別：

過(guò)程賦值無(wú)關(guān)鍵字(過(guò)程連續(xù)

賦值除外)過(guò)程賦值無(wú)關(guān)鍵字(過(guò)程連續(xù)

賦值除外)用“=”和y=”賦值

只能出現(xiàn)initial和

always語(yǔ)句中用于驅(qū)動(dòng)寄存器連續(xù)賦值字Assign只能用“=”賦值不能出現(xiàn)initial和

always語(yǔ)句中

用于驅(qū)動(dòng)網(wǎng)線.答T*是指知識(shí)產(chǎn)權(quán)芯核THWEW完成特定電路功能的模塊，在設(shè)計(jì)電路時(shí)可以將IP核看做黑匣子，只需保證IP模塊與外部電路的接口，無(wú)需關(guān)心其內(nèi)部操作。利用IP核還可以使設(shè)計(jì)師不必了解設(shè)計(jì)芯片所需要的所有技術(shù)，降低了芯片設(shè)計(jì)的技術(shù)難度。IP核與工業(yè)產(chǎn)品不同，調(diào)用IP核能避免重復(fù)勞動(dòng)，大大減輕工程師的負(fù)擔(dān)，且復(fù)制IP核是不需要花費(fèi)任何代價(jià)的。.答:軟核是以可綜合的寄存器傳輸級(jí)(RTL)描述或通用庫(kù)元件的網(wǎng)表形式提供的可重用的IP模塊。特點(diǎn)：軟核的使用者要負(fù)責(zé)實(shí)際的實(shí)現(xiàn)和布圖，它的優(yōu)勢(shì)是對(duì)工藝技術(shù)的適應(yīng)性很強(qiáng)，方便地移植。由于軟核設(shè)計(jì)以高層次表示，因而軟IP易于重定目標(biāo)和重配置，然

而預(yù)測(cè)軟IP的時(shí)序、面積與功率諸方面的性能較困難。.答：有效形式分：軟核、固核和硬核。功能劃分：嵌入式IP核與通用IP模塊。.答：FPGA和CPLD系統(tǒng)結(jié)構(gòu)比較：FPGA指標(biāo)規(guī)模單元方式編程工藝?。ㄈf(wàn)門(mén)）大（百萬(wàn)門(mén)）類(lèi)型指標(biāo)規(guī)模單元方式編程工藝?。ㄈf(wàn)門(mén)）大（百萬(wàn)門(mén)）類(lèi)型大（PAL結(jié)構(gòu)）集總總線?。≒ROM）結(jié)構(gòu)

分段總線、

專(zhuān)用互連EPROM、E2ROM、FLASH

ROM、信息

固定SRAMRAM、可實(shí)

時(shí)重構(gòu)性能：邏輯電路在中小規(guī)模范圍內(nèi),選用性能：邏輯電路在中小規(guī)模范圍內(nèi),選用CPLD價(jià)格較便宜，能直接用于系統(tǒng)。各系統(tǒng)的CPLD器件的邏輯規(guī)模覆蓋面屬中小規(guī)模，器件有很寬的可選范圍，上市速度快，市場(chǎng)風(fēng)險(xiǎn)小。對(duì)于大規(guī)模的邏輯電路設(shè)計(jì)，則多采用FPGAo因?yàn)閺倪壿嬕?guī)模上講，F(xiàn)PGA覆蓋了大中規(guī)模范圍。.答:數(shù)據(jù)流級(jí)建模是描述數(shù)據(jù)在寄存器之間流動(dòng)和處理的過(guò)程。行為級(jí)建模在更高層次對(duì)系統(tǒng)功能和數(shù)據(jù)流進(jìn)行描述。.答：在VerilogHDL模型中，所有時(shí)延都用單位時(shí)間表述。使用、timescale編譯器指令將單位時(shí)間與實(shí)際時(shí)間相關(guān)聯(lián)。用于定義仿真時(shí)間、延遲時(shí)間的單位和時(shí)延精度。.答：（1）產(chǎn)生模擬激勵(lì)（波形）；（2）將模擬的輸入激勵(lì)加入到被測(cè)試模塊端口并觀測(cè)其輸出響應(yīng)；（3）將被測(cè)模塊的輸出與期望值進(jìn)行比較，驗(yàn)證設(shè)計(jì)的正確與否。.答:FPGA是現(xiàn)場(chǎng)可編程門(mén)陣列，CPLD中文全稱是復(fù)雜可編程邏輯器件。其中CPLD是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)，F(xiàn)PGA是基于查找表的可編程邏輯結(jié)構(gòu)。.答：CPLD是基于乘積項(xiàng)的可編程結(jié)構(gòu)，基本構(gòu)成：邏輯陣列塊LAB、宏單元、擴(kuò)展乘積項(xiàng)、可編程連線陣列、DO控制器。.答:FPGA是基于SRAM查找表的可編程結(jié)構(gòu)。FPGA的核心部分是邏輯單元陣列LCA,LCA是由內(nèi)部邏輯塊矩陣和周?chē)鶬/O接口模塊組成。LCA內(nèi)部連線在邏輯塊的行列之間，占據(jù)邏輯塊DO接口模塊之間的通道,可以由可編程開(kāi)關(guān)以任意方式連接形成邏輯單元之間的互連。.答：PLD器件按照編程方式不同，可以分為熔絲(Fuse)或反熔絲開(kāi)關(guān)、浮柵編程技術(shù)、SRAM配置存儲(chǔ)器.答:基于電可擦除存儲(chǔ)單元的EEPROM或Flash技術(shù)的CPLD的在系統(tǒng)下載稱為編程(Program)；編程過(guò)程就是把編程數(shù)據(jù)寫(xiě)入EiCMOS單元陣列的過(guò)程。而把基于SRAM查找表結(jié)構(gòu)的FPGA的在系統(tǒng)下載稱為配置(Configure)o.答：分為：從動(dòng)串行模式、從動(dòng)并行模式、主動(dòng)串行、主動(dòng)并行、JTAG模式。主動(dòng)配置由可編程器件引導(dǎo)配置過(guò)程，從動(dòng)配置則由外部處理器控制配置過(guò)程。.答：因?yàn)槌Ｓ玫腇PGA的結(jié)構(gòu)是基于SRAM的，掉電后芯片內(nèi)的信息將消失，所以配備一個(gè)PROM或E2PROM,使得上電后，F(xiàn)PGA的信息由外部加載到芯片中，使得FPGA成為用戶需要功能的芯片。五、程序補(bǔ)充完整(1)module(2)always(3)case (4)end(5)endmodule(l)module (2)input (3)always(4)begin(5)endmodule(1)module(2)output(3)always?(4)d(5)endmodule(1)"timescale(2)testbench(3)initial(4)$stop(5)endmodule(l)module(2)parameter(3)initial(4)assign(5)endmodule(l)module(2)din,clk(3)[7：0] (4)clr(5)end(l)module(2)data_inl,data_in2,sei(3)sel(4)default(5)endmodule(l)function(2)input(3)a>b(4)end(5)endfunction六、程序改錯(cuò)題1：(1)第1行加； (2)第5行wire改為reg(3)第6行always后加@ (4)第11行＜二改為二 (5)第12行后面加endmodule題2：(1)第1行改為moduledff8(clk9reset,d9q);(2)第5行改為(mtput[7：0]q; (3)第7行initial改為always(4)第7行敏感變量加posedgereset(5)第12行去掉；題3：(1)第1行加； (2)第7行改為case(indec)(3)第8行改為4d0 (4)第17行和18行之間力口default：decodeout=7T)x;(5)第19行后endmodule題4：(1)第1行力口“哦為"timescale10ns/lns(2)第4行加parameter(3)第5行always改為initial(4)第12行之后加join(5)第13行去掉;分號(hào)題5：(1)第1行力口;分號(hào) (2)第8行后加begin(3)第11行后加endtask(4)第18行后加endcase(5)第20行后去掉分號(hào)題6：(1)第2行加input改成output； (2)第4行正確為：input[l：0]sei;(3)第6行正確為：always@(in0oriniorin2orin3orsei)(4)第8行正確為：2，b00：out=in0;(5)第12行后面加end題7：(1)第3行正確為output[2：0]outcode;(2)第7行正確為：always?(aorborcordoreorforgorh)(3)第7行后添加：begin(4)第8行正確為：elseouttemp=4*bl000;(5)第18行后面加endmodule題8：(1)第1行正確為：moduleshifter(din9clk9clr9dout);(2)第5行正確為：always@(posedgeelk)(3)第5行后添加：begin(4)第6行正確為：if(clr)dout<=8vb0;(5)第10行后面加end七、程序分析與設(shè)計(jì)L7人投票表決器:。modulevoter7(pass,vote);outputpass;input[6：0]vote;reg[2：0]sum;integeri;regpass;always?(vote)beginsum=0;for(i=0;i<=6;i=i+l)if(vote[i])sum=sum+l;if(sum>4)pass=l;elsepass=0;endendmodule2.具有循環(huán)左移和循環(huán)右移功能的8位串入并出移位寄存器：moduleshiftregCclr,clk,dinJ^orR^out);inputclr9clk9din;inputLorR;output[7：0]dout;reg[7：0]fifo;assigndout=fifb;always?(posedgeelk)if(clr)fifo<=0;elseif(LorR)fifo<={fifo[6：0]9din);elsefifo<={din^ifo[7：1]};endmodule3?2倍分頻功能的模塊：moduledivide2(elk,clk_o,reset);inputelk,reset;outputclk_o;wirein;regout;always@(posedgeelkorposedgereset)if(reset)out<=0;elseout<=in;assignin=?out;assignclk_o=out;endmodule.異步復(fù)位、二十進(jìn)制的減法計(jì)數(shù)器：moduleCNT20(CLK,RST,CQ,COUT);inputCLK,RST;output[4：0]CQ;outputCOUT;reg[4：0]CQI;regCOUT;always@(posedgeCLKornegedgeRST)beginif(!RST)beginCQI=5gendelseif(CQI==5'bO)beginCQI=5*bl0100;COUT<=l*bl;endelsebeginCQI=CQI-1;COUT<=l*bO;endendassignCQ=CQI;endmodule.帶進(jìn)位輸入、輸出的4位全加器“moduleadder8(A3,CIN,S,COUT);input[8：0]A,B;inputCIN;output[8：0]S;outputCOUT;assign{COUT,S}=A+B+CIN;endmodule.同步置數(shù)、同步清零的8位計(jì)數(shù)器:modulecounUou&dataJoad,reset,dk);output[7：0]out;input[7：0]data;inputload,dk,reset;reg[7：0]out;always@(posedgeelk)beginif(!reset)out=8*h00;elseif(load)out=data;elseout=out+1;endendmodule.2選1多路選擇器:。持續(xù)賦值moduleMUX21_l(out,a,b^el);inputa9b9sel;outputout;assignout=(sel==0)?a：b;endmodule阻塞賦值moduleMUX21_2(out,a,b^sel);inputa9b9sel;outputout;regout;always?(aorborsei)beginif(sel==0)out=a;elseout=b;endendmodule.阻塞賦值方式描述移位寄存器：moduleblock3(Q09Ql9Q29Q39din,clk);outputQO,Q1,Q2,Q3;inputclk9din;regQO,Q1,Q2,Q3;always@(posedgeelk)beginQ0=din;//還有其他多種方式Q1=QO;Q2=Q1;Q3=Q2;endendmodule.2個(gè)位數(shù)相乘:modulemult_fbr(outcome9a9b);parametersize=8;input[size：1]a9b;output[2*size：1]outcome;reg[2*size：1]outcome;integeri;always@(aorb)beginoutcome=0;for(i=l;i<=size;i=i+l)if(b[i])outcome=outcome+(a?(i-1));endendmodule8—3優(yōu)先編碼器：moduleencoder8_3(none_on9outcode9a9b9c9d9e9f9gJ>)；outputnone_on;output[2：0]