嵌入式系統(tǒng)中的低功耗設計

第第頁嵌入式系統(tǒng)中的低功耗設計經(jīng)過近幾年的迅速進展，系統(tǒng)（embeddedsystem）已經(jīng)成為信息產(chǎn)業(yè)中最具增長力的一個分支。隨著手機、pda、、等新興產(chǎn)品的大量應用，嵌入式系統(tǒng)的市場正在以每年30%的速度遞增（idc預測），嵌入式系統(tǒng)的設計也成為軟越來越關懷的話題。

在嵌入式系統(tǒng)的設計中，低功耗設計（low-powerdesign）是許多設計人員必需面向的問題，其緣由在于嵌入式系統(tǒng)被廣泛應用于便攜式和移動性較強的產(chǎn)品中去，而這些產(chǎn)品不是向來都有充沛的電源供給，往往是靠電池來供電，所以設計人員從每一個詳情來考慮降低功率消耗，從而盡可能地延伸電池用法時光。實際上，從全局來考慮低功耗設計已經(jīng)成為了一個越來越迫切的問題。

那么,我們應當從哪些方面來考慮低功耗設計呢？筆者認為應從以下幾方面綜合考慮：

一、處理器的挑選

我們對一個嵌入式系統(tǒng)的選型往往是從其cpu和操作系統(tǒng)（os）開頭的，一旦這兩者選定，囫圇大的系統(tǒng)框架便選定了。我們在挑選一個cpu的時候，普通更注重其性能的優(yōu)劣（比如時鐘頻率等）及所提供的接口和功能的多少，往往忽略其功耗特性。但是由于cpu是嵌入式系統(tǒng)功率消耗的主要來源對于手持設備來講，它幾乎占領了除顯示屏以外的囫圇系統(tǒng)功耗的一半以上（視系統(tǒng)詳細狀況而定），所以挑選合適的cpu對于最后的系統(tǒng)功耗大小有舉足輕重的影響。

普通的狀況下，我們是在cpu的性能（performance）和功耗（powerconsumption）方面舉行比較和挑選。通?？梢圆杉{每執(zhí)行1m次命令所消耗的能量來舉行衡量，即watt/。但是，這僅僅是一個參考指標，事實上各個cpu的體系結構相差很大，衡量性能的方式也不盡相同，所以，我們還應當進一步分析一些詳情。

我們把cpu的功率消耗分為兩大部分：內(nèi)核消耗功率pcore和外部接口控制器消耗功率pi/o，總的功率等于兩者之和，即p=pcore+pi/o。對于pcore，關鍵在于其供電和時鐘頻率的凹凸；對于pi/o來講，除了留意各個特地i/o控制器的功耗外，還必需關注地址和數(shù)據(jù)寬度。下面向兩者分離舉行研究：

1、cpu供電電壓和時鐘頻率

我們知道，在數(shù)字設計中，的靜態(tài)功耗很低，與其動態(tài)功耗相比基本可以忽視不計，故暫不考慮。其動態(tài)功耗計算公式為：

pd=ctv2f

式中，pdcmos芯片的動態(tài)功耗

ctcmos芯片的負載

vcmos芯片的工作電壓

fcmos芯片的工作頻率

由上式可知，cmos電路中的功率消耗是與電路的開關頻率呈線性關系，與供電電壓呈二次平方關系。對于一顆cpu來講，vcore電壓越高，時鐘頻率越快，則功率消耗越大。所以，在能夠滿足功能正常的前提下，盡可能挑選低電壓工作的cpu能夠在總體功耗方面得到較好的效果。對于已經(jīng)選定的cpu來講，降低供電電壓和工作頻率，也是一條節(jié)約功率的可行之路。

2、總線寬度

我們還常常陷入一個誤區(qū)，即：cpu外部總線寬度越寬越好。假如我們僅僅從數(shù)據(jù)傳輸速度上來講，大概這個觀點是對的，但假如在一個對功耗相當敏感的設計來說，這個觀點就不一定正確了。

同樣引用公式pd=ctv2f，對于每一條線（地址等數(shù)據(jù)線）而言，都會瀕臨這樣的功率消耗，自不待言，當總線寬度越寬的時候，功耗自然越大。每條線路的容性負載都不太一樣，但普通都在4～12pf之間。我們來看下面一個例子：一片1mbitflash通過8bit和16bit的總線與cpu相連，總線頻率為4mhz，總線電壓為3.3v。我們可以得到以下結果：

由上可見，采納16-bit總線和采納8-bit總線會有3.7mw的功耗差異。固然，假如需要大量頻繁地存取數(shù)據(jù)的場合下，用8-bit總線不見得會經(jīng)濟，由于增強了讀寫周期。

另外，從上面的例子我們也可以看到：假如cpu采納內(nèi)置flash的方式，也可大大地降低系統(tǒng)功率消耗。

二、接口驅(qū)動電路的低功耗設計

接口電路的低功耗設計，往往是簡單被大家所忽視的一個環(huán)節(jié)，在這個環(huán)節(jié)里，我們除了考慮選用靜態(tài)較低的外圍芯片外，還應當考慮以下幾個因素：

上拉/下拉電阻的選取

對懸空腳的處理

buffer的須要性

通常我們習慣任意地確定一個上拉電阻值，而沒有經(jīng)過認真地計算?，F(xiàn)在我們來容易計算一下，假如在一個3.3v的系統(tǒng)里用4.7kΩ為上拉電阻，當輸出為低的時候，每只腳上的電流消耗就為0.7ma，假如有10個這樣的信號腳時，就會有7ma電流消耗在這上面。所以我們應當在考慮在能夠正常驅(qū)動后級的狀況下（即考慮ic的vih或vil）,盡可能選取更大的阻值?，F(xiàn)在無數(shù)應用設計中的上拉電阻值甚至高達幾百kΩ。另外，當一個信號在多數(shù)狀況下時為低的時候，我們也可以考慮用下拉電阻以節(jié)約功率。

cmos器件的懸空腳也應當引起我們的重視。由于cmos懸空的輸入端的輸入阻抗極高，很可能感應一些電荷導致器件被高壓擊穿，而且還會導致輸入端信號電平隨機變幻，導致cpu在休眠時不斷地被喚醒，從而無法進入休眠狀態(tài)或其他稀里糊涂的故障，所以正確的辦法是將未用法到的輸入端接到vcc或地。

buffer有無數(shù)功能，如電平轉換，增強驅(qū)動能力，數(shù)據(jù)傳輸?shù)姆较蚩刂频鹊龋偃鐑H僅基于驅(qū)動能力的考慮增強buffer的話，我們就應當慎重考慮了，由于過驅(qū)動會導致更多的能量被白白鋪張掉。所以我們應當認真檢查芯片的最大輸出電流ioh和iol是否足以驅(qū)動下級ic，假如可以通過選取合適的前后級芯片來避開buffer的用法，對于能量來講是一個很大的節(jié)省。

三、動態(tài)（dpm）

所謂動態(tài)的電源管理就是在系統(tǒng)運行期間通過對系統(tǒng)的時鐘或電壓的動態(tài)控制來達到節(jié)約功率的目的，這種動態(tài)控制是與系統(tǒng)的運行狀態(tài)疏遠相關的，這個工作往往通過軟件來實現(xiàn)。

1、選取不同工作模式

如前所述，系統(tǒng)時鐘對于功耗大小有十分顯然的影響。所以我們除了著重于滿足性能的需求外，還必需考慮如何動態(tài)地設置時鐘來達到功率的最大程度節(jié)省。cpu內(nèi)部的各種頻率都是通過外部晶振頻率經(jīng)由內(nèi)部鎖相環(huán)（pll）倍頻式后產(chǎn)生的。于是，是否可以通過內(nèi)部寄存器設置各種工作頻率的凹凸成為控制功耗的一個關鍵因素?，F(xiàn)在無數(shù)cpu都有多種工作模式，我們可以通過控制cpu進入不同的模式來達到省電的目的。

我們以samsungx（32bit920t內(nèi)核）為例，它提供了四種工作模式：正常模式、空閑模式、休眠模式、關機模式，各種模式的功耗如下：

由上圖可見，cpu在全速運行的時候比在空閑或者休眠的時候消耗的功率大得多。省電的原則就是讓正常運行模式遠比空閑、休眠模式少占用時光。在類似pda的設備中，系統(tǒng)在全速運行的時候遠比空閑的時候少，所以我們可以通過設置使cpu盡可能工作在空閑狀態(tài)，然后通過相應的中斷喚醒cpu，復原到正常工作模式，處理響應的大事，然后再進入空閑模式。

2、關閉不需要的外設控制器

普通來講，cpu都提供各式各樣的接口控制器，如i2c、i2s、、flash、timer、uart、spi、等等，但這些控制器在一個設計里普通不會所有都用到，所以我們對于這些不用的控制器往往任其處于各種狀態(tài)而不用花心思去管。但是，當你想盡可能節(jié)約功耗的狀況下，則必需關注它們的狀態(tài)，由于假如不將其關閉，即使它們沒有處于工作狀態(tài)，但是仍然會消耗電流。仍以s3c2410x來講：

從上表我們可以看到，通過設置寄存器我們可以有挑選地關閉不需要的功能模塊，以達到節(jié)約電的目的，比如在我們的實際應用中，、i2c、i2s和spi都沒實用到，通過clkcon寄存器的設置，我們可以節(jié)約2ma的電流。固然，也可以動態(tài)關閉一些仍然需要的外設控制器來進一步節(jié)約能量。如在空閑模式下，cpu內(nèi)核停止運行，我們還可以進一步關閉一些其他的外設控制器，如usb,sdi,flash等，只要保證喚醒cpu的i/o控制器正常工作即可,如通過uart喚醒，則uart控制器不能被關閉。等到cpu被喚醒后，再將usb、sdi、flash等控制器再打開。

上面兩種方式只是動態(tài)電源管理的最為容易的實現(xiàn)。在這兩種方式中，一種是通過轉變了系統(tǒng)的時鐘頻率，另一種是通過控制外設控制器的開關來達到節(jié)省能量的目的。在最近的討論中，已經(jīng)有人把目光投入到了同時動態(tài)轉變處理器的電壓和頻率來進一步節(jié)約功率，如ibm和montavista合作舉行的嵌入式系統(tǒng)的動態(tài)電源管理的討論。這是一個更為復雜、也更為系統(tǒng)的工程，它涉及了從硬件到操作系統(tǒng)以及應用層的有關內(nèi)容。

四、電源供應電路

在數(shù)字電路設計中，工程師往往習慣于采納最容易的方式來完成電源的設計，但在對功耗要求嚴格的狀況下，我們就必需對采納何種電壓變換結構認真考慮一番再做打算。

通常來講，我們有以下幾種舉行電壓轉換的方式：

線性穩(wěn)壓（regulator）

dctodc

（lowdrop-out）

其中l(wèi)do本質(zhì)上還是一種線性穩(wěn)壓，主要用于壓差較小的場合。所以我們將其合并為線性穩(wěn)壓來談。

對于線性穩(wěn)壓來說，其特點時電路結構容易，所需元件數(shù)量少，輸入和輸出壓差可以很大，但其致命弱點就是效率低，功耗高。其效率η徹低取決于輸出電壓大小。下圖是線性穩(wěn)壓器lm7805的輸出電流大小相對壓差的曲線圖。

由圖中可見，壓差越大，可提供的最大輸出電流越小。假設采納lm7805,輸入12v，輸出電壓為5v，壓差為7v,輸出的電流為1a的狀況下，我們可以計算出消費在線性穩(wěn)壓器上的功率為p=Δv*iout=7*1=7w，效率僅為η＝5×1/(5*1+7*1)=41.7%,由這個結果我們可以看出，有一大半功率消耗在ic本身上。

dctodc電路的特點是效率高，升降壓靈便，但缺點時電路相對復雜，干擾較大。普通頻繁的由boost和buck兩種電路，前者用于升壓，后者用于降壓，暗示圖如下：

這兩種電路的核心是通過mos管的開關來控制和電容間的能量轉換。調(diào)整mos管柵極脈沖信號的占空比可以控制mos管的導通和關閉，從而轉變輸出電壓的凹凸。