靜態(tài)時序邏輯電路課件

靜態(tài)時序邏輯電路靜態(tài)時序邏輯電路1時序邏輯電路兩種存儲機(jī)理：

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正反饋

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基于電荷組合邏輯寄存器輸出下一狀態(tài)CLKQD當(dāng)前狀態(tài)輸入時序邏輯電路兩種存儲機(jī)理：組合邏輯寄存器輸出下一狀態(tài)CLKQ2存儲機(jī)理靜態(tài)時序邏輯動態(tài)時序邏輯存儲機(jī)理靜態(tài)時序邏輯動態(tài)時序邏輯3正反饋:雙穩(wěn)態(tài)電路Vo1Vi25Vo1Vi25Vo1Vi1ACBVo2Vi1=Vo2Vo1Vi2Vi2=Vo1正反饋:雙穩(wěn)態(tài)電路Vo1Vi25Vo1Vi25Vo1Vi1A4亞穩(wěn)態(tài)(Meta-Stability)過渡區(qū)的增益應(yīng)當(dāng)大于1,AB為穩(wěn)態(tài)工作點，C為亞穩(wěn)態(tài)點觸發(fā)翻轉(zhuǎn)(寫入數(shù)據(jù))的方法：（1）切斷反饋環(huán)（采用Mux）（2）強(qiáng)制驅(qū)動（正確設(shè)計尺寸）AVi1=Vo2Vi2=Vo1BC亞穩(wěn)態(tài)(Meta-Stability)過渡區(qū)的增益應(yīng)當(dāng)大于15存儲單元的實現(xiàn)方法與比較利用正反饋（再生）：靜態(tài)（雙穩(wěn)態(tài)）靜態(tài):信號可以“無限”保持魯棒性好:對擾動不敏感對觸發(fā)脈沖寬度的要求:觸發(fā)脈沖的寬度須稍大于沿環(huán)路總的傳播時間，即兩個反相器平均延時的兩倍尺寸大,限制了在計算結(jié)構(gòu)如流水線式數(shù)據(jù)通路中的應(yīng)用利用電荷存儲,動態(tài)（要求定期刷新，要求從存儲電容中讀出信號時不會干擾所存儲的電荷，因此要求具有高輸入阻抗的器件）存儲單元的實現(xiàn)方法與比較利用正反饋（再生）：靜態(tài)（雙穩(wěn)態(tài)）利6Latch與RegisterLatch（以正電平敏感為例）當(dāng)時鐘是低電平時存儲（鎖存）數(shù)據(jù)DClkQDClkQRegister以上升沿觸發(fā)為例）,當(dāng)時鐘上升時存儲（存入）數(shù)據(jù).ClkClkDDQQLatch與RegisterLatch（以正電平敏感為例）7Latch（鎖存器）電平靈敏（LevelSensitive）,不是邊沿觸發(fā)可以是正電平靈敏或負(fù)電平靈敏，當(dāng)時鐘為高電平（或低電平）時，輸入的任何變化經(jīng)過一段延遲就會反映在輸出端上有可能發(fā)生競爭(Race)現(xiàn)象，只能通過使時鐘脈沖的寬度小于（包括反相器在內(nèi)的）環(huán)路的傳播時間來避免。Latch（鎖存器）電平靈敏（LevelSensitiv8正電平鎖存器與負(fù)電平鎖存器正電平鎖存器負(fù)電平鎖存器正電平鎖存器與負(fù)電平鎖存器正電平鎖存器負(fù)電平鎖存器9基于Latch的設(shè)計舉例負(fù)(Negative)latch在φ=0時是透明的正（Positive）latch在φ=1時是透明的負(fù)Latch邏輯邏輯正Latchf基于Latch的設(shè)計舉例負(fù)(Negative)latch正10時序電路的時間參數(shù)tCLKtDtQDATASTABLEDATASTABLERegisterCLKDQ(1)建立（set-up)時間:tsu(2)維持（hold）時間:thold(3)時鐘至輸出（clk-q）時間（max）:tclk-q(4)時鐘周期：T(5)數(shù)據(jù)至輸出（d-q）時間（max）:td-qtsutholdTclk-q時序電路的時間參數(shù)tCLKtDtQDATASTABLEDAT11Register時序參數(shù)注意當(dāng)數(shù)據(jù)的上升和下降時間不同的時候，延時將不同。Register時序參數(shù)注意當(dāng)數(shù)據(jù)的上升和下降時間不同的時12Register與latch的時序RegisterLatchClkDQtc2qClkDQtc2qtd2qRegister與latch的時序RegisterLatch13Latch時序參數(shù)ClkDQ正電平Latch注意當(dāng)數(shù)據(jù)的上升和下降時間不同的時候，延時將不同。Latch時序參數(shù)ClkDQ正電平注意當(dāng)數(shù)據(jù)的上升和下降時14最高時鐘頻率但同時需要滿足:tcdreg+tcdlogic>tholdtcd:污染延時（contaminationdelay）=最小延時tclk-Q+tp,comb+tsetup≤TLOGICFF最高時鐘頻率需要滿足最高時鐘頻率但同時需要滿足:tclk-Q+tp,comb15研究不同時刻（t1,t2）LOGICFFFFDQDQtclk-Q+tp,comb+tsetup≤T研究不同時刻（t1,t2）LOGICFFFFDQDQtcl16在同一時刻（t1）考慮holdtcdreg+tcdlogic>thold在同一時刻（t1）考慮holdtcdreg+tcdlog17寫入（觸發(fā)）靜態(tài)Latch的方法：DCLKCLKDMUX實現(xiàn)弱反相器實現(xiàn)（強(qiáng)制寫入）(控制門可僅用NMOS實現(xiàn))以時鐘作為隔離信號,它區(qū)分了“透明”

（transparent）和“不透明”

（opaque）狀態(tài)寫入（觸發(fā)）靜態(tài)Latch的方法：DCLKCLKDMUX18基于Mux的Latch負(fù)（電平）latch(CLK=0時透明)CLK10DQ正（電平）latch(CLK=1時透明)0CLK1DQ基于Mux的Latch負(fù)（電平）latchCLK10DQ19基于（傳輸門實現(xiàn)的）Mux的LatchCLKCLKCLKDQ（1）尺寸設(shè)計容易（2）晶體管數(shù)目多（時鐘負(fù)載因而功耗大）基于（傳輸門實現(xiàn)的）Mux的LatchCLKCLKCLK20基于（傳輸管實現(xiàn)）Mux的LatchNMOSonlyNon-overlappingclocks不重疊時鐘（1）僅NMOS實現(xiàn)，電路簡單，減少了時鐘負(fù)載（2）有電壓閾值損失（影響噪聲容限和性能，可能引起靜態(tài)功耗）CLKCLKCLKCLKQMQM基于（傳輸管實現(xiàn)）Mux的LatchNMOSonlyNo21主從（Master-Slave）邊沿觸發(fā)寄存器時鐘為高電平時，主Latch維持，QM值保持不變，輸出值Q等于時鐘上升沿前的輸入D的值，效果等同于“正沿觸發(fā)”效果等同于“負(fù)沿觸發(fā)”的主從寄存器只需互換正Latch和負(fù)Latch的位置主從（Master-Slave）邊沿觸發(fā)寄存器時鐘為高電平22傳輸門實現(xiàn)的正負(fù)latch實現(xiàn)MS寄存器基于傳輸門多路開關(guān)的latch對負(fù)Latch正Latch傳輸門實現(xiàn)的正負(fù)latch實現(xiàn)MS寄存器基于傳輸門多路開關(guān)的23建立時間、延遲時間和維持時間建立時間：I1+T1+I3+I2延遲時間：T3+I6維持時間：約為0建立時間、延遲時間和維持時間建立時間：I1+T1+I3+I224Clk-Q的延時Clk-Q的延時25Set-upTime的仿真過程VoltsTime(ns)DclkQQMI2outtsetup=0.21ns正常工作Set-upTime的仿真過程VoltsTime(ns26Set-upTime的仿真VoltsTime(ns)DclkQQMI2outtsetup=0.20ns沒有正確觸發(fā)Set-upTime的仿真VoltsTime(ns)Dc27減少時鐘負(fù)載的主從寄存器采用弱反相器可減少一個時鐘控制的傳輸門設(shè)計復(fù)雜性增加：尺寸設(shè)計要保證能強(qiáng)制寫入反相導(dǎo)通：當(dāng)T2導(dǎo)通時，第二個觸發(fā)器有可能通過傳輸門T2的耦合而影響第一個觸發(fā)器存儲的數(shù)據(jù)。減少時鐘負(fù)載的主從寄存器采用弱反相器可減少一個時鐘控制的傳輸28偽靜態(tài)鎖存器Clk為低時，為雙穩(wěn)態(tài)（靜態(tài)）Clk為高時，輸入值寫入并存放在內(nèi)部電容上（動態(tài)）偽靜態(tài)鎖存器Clk為低時，為雙穩(wěn)態(tài)（靜態(tài)）29非理想時鐘!clkclk理想時鐘!clkclk非理想時鐘clockskew1-1overlap0-0overlap非理想時鐘!clkclk理想時鐘!clkclk非理想時鐘1-30時鐘重疊問題CLKCLKAB(a)電路圖(b)重疊的一對時鐘XDQCLKCLKCLKCLK用偽靜態(tài)鎖存器構(gòu)成的主從觸發(fā)器當(dāng)Clk和反Clk發(fā)生重迭時，可能引起失效：當(dāng)Clk和反Clk同時為高時，A點同時為In和B點驅(qū)動，造成不定狀態(tài)當(dāng)Clk和反Clk同時為高一段較長時間時，In可以直接穿通經(jīng)過主從觸發(fā)器采用兩相位不重迭時鐘可以解決此問題，但時鐘不重迭部分不能太長以免漏電時間過長引起出錯時鐘重疊問題CLKCLKAB(a)電路圖(b)重疊的一對時鐘31產(chǎn)生兩相不重疊時鐘的電路clkclk1clk2AclkABBclk1clk2產(chǎn)生兩相不重疊時鐘的電路clkclk1clk2AclkABB32PowerPC的觸發(fā)器DQclk!clk!clkclk01101!clkclk主transparent從hold主hold從transparent0101PowerPC的觸發(fā)器DQclk!clk!clkclk0133低電壓靜態(tài)Latch低電壓靜態(tài)Latch34RS-觸發(fā)器（flip-flop）由交叉的NOR(或NAND)門構(gòu)成SQRQRS-觸發(fā)器（flip-flop）由交叉的NOR(或NA35CMOS鐘控SR鎖存器1100onoffoff->onoff->on01onoffoffonononoffoffM1SRclkclk!QQM2M3M4M5M6M7M80101CMOS鐘控SR鎖存器1100onoffoff->36瞬態(tài)響應(yīng)Q&!Q(Volts)SET!QQTime(ns)tc-!Qtc-Q瞬態(tài)響應(yīng)Q&!Q(Volts)SET!QQTime(37輸出電壓與尺寸的關(guān)系W/L5and6!Q(Volts)W/L2and4=1.5m/0.25mW/L1and3=0.5m/0.25mW/L5and6>3輸出電壓與尺寸的關(guān)系W/L5and6!Q(Volts)W/38尺寸問題輸出電壓依賴于器件尺寸瞬態(tài)響應(yīng)尺寸問題輸出電壓依賴于器件尺寸瞬態(tài)響應(yīng)39傳輸管CMOSSR鎖存器clkclkSRM1SRclk!QQM2M3M4M5M6clk傳輸管CMOSSR鎖存器clkclkSRM1SRclk40靜態(tài)時序邏輯電路靜態(tài)時序邏輯電路41時序邏輯電路兩種存儲機(jī)理：

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正反饋

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基于電荷組合邏輯寄存器輸出下一狀態(tài)CLKQD當(dāng)前狀態(tài)輸入時序邏輯電路兩種存儲機(jī)理：組合邏輯寄存器輸出下一狀態(tài)CLKQ42存儲機(jī)理靜態(tài)時序邏輯動態(tài)時序邏輯存儲機(jī)理靜態(tài)時序邏輯動態(tài)時序邏輯43正反饋:雙穩(wěn)態(tài)電路Vo1Vi25Vo1Vi25Vo1Vi1ACBVo2Vi1=Vo2Vo1Vi2Vi2=Vo1正反饋:雙穩(wěn)態(tài)電路Vo1Vi25Vo1Vi25Vo1Vi1A44亞穩(wěn)態(tài)(Meta-Stability)過渡區(qū)的增益應(yīng)當(dāng)大于1,AB為穩(wěn)態(tài)工作點，C為亞穩(wěn)態(tài)點觸發(fā)翻轉(zhuǎn)(寫入數(shù)據(jù))的方法：（1）切斷反饋環(huán)（采用Mux）（2）強(qiáng)制驅(qū)動（正確設(shè)計尺寸）AVi1=Vo2Vi2=Vo1BC亞穩(wěn)態(tài)(Meta-Stability)過渡區(qū)的增益應(yīng)當(dāng)大于145存儲單元的實現(xiàn)方法與比較利用正反饋（再生）：靜態(tài)（雙穩(wěn)態(tài)）靜態(tài):信號可以“無限”保持魯棒性好:對擾動不敏感對觸發(fā)脈沖寬度的要求:觸發(fā)脈沖的寬度須稍大于沿環(huán)路總的傳播時間，即兩個反相器平均延時的兩倍尺寸大,限制了在計算結(jié)構(gòu)如流水線式數(shù)據(jù)通路中的應(yīng)用利用電荷存儲,動態(tài)（要求定期刷新，要求從存儲電容中讀出信號時不會干擾所存儲的電荷，因此要求具有高輸入阻抗的器件）存儲單元的實現(xiàn)方法與比較利用正反饋（再生）：靜態(tài)（雙穩(wěn)態(tài)）利46Latch與RegisterLatch（以正電平敏感為例）當(dāng)時鐘是低電平時存儲（鎖存）數(shù)據(jù)DClkQDClkQRegister以上升沿觸發(fā)為例）,當(dāng)時鐘上升時存儲（存入）數(shù)據(jù).ClkClkDDQQLatch與RegisterLatch（以正電平敏感為例）47Latch（鎖存器）電平靈敏（LevelSensitive）,不是邊沿觸發(fā)可以是正電平靈敏或負(fù)電平靈敏，當(dāng)時鐘為高電平（或低電平）時，輸入的任何變化經(jīng)過一段延遲就會反映在輸出端上有可能發(fā)生競爭(Race)現(xiàn)象，只能通過使時鐘脈沖的寬度小于（包括反相器在內(nèi)的）環(huán)路的傳播時間來避免。Latch（鎖存器）電平靈敏（LevelSensitiv48正電平鎖存器與負(fù)電平鎖存器正電平鎖存器負(fù)電平鎖存器正電平鎖存器與負(fù)電平鎖存器正電平鎖存器負(fù)電平鎖存器49基于Latch的設(shè)計舉例負(fù)(Negative)latch在φ=0時是透明的正（Positive）latch在φ=1時是透明的負(fù)Latch邏輯邏輯正Latchf基于Latch的設(shè)計舉例負(fù)(Negative)latch正50時序電路的時間參數(shù)tCLKtDtQDATASTABLEDATASTABLERegisterCLKDQ(1)建立（set-up)時間:tsu(2)維持（hold）時間:thold(3)時鐘至輸出（clk-q）時間（max）:tclk-q(4)時鐘周期：T(5)數(shù)據(jù)至輸出（d-q）時間（max）:td-qtsutholdTclk-q時序電路的時間參數(shù)tCLKtDtQDATASTABLEDAT51Register時序參數(shù)注意當(dāng)數(shù)據(jù)的上升和下降時間不同的時候，延時將不同。Register時序參數(shù)注意當(dāng)數(shù)據(jù)的上升和下降時間不同的時52Register與latch的時序RegisterLatchClkDQtc2qClkDQtc2qtd2qRegister與latch的時序RegisterLatch53Latch時序參數(shù)ClkDQ正電平Latch注意當(dāng)數(shù)據(jù)的上升和下降時間不同的時候，延時將不同。Latch時序參數(shù)ClkDQ正電平注意當(dāng)數(shù)據(jù)的上升和下降時54最高時鐘頻率但同時需要滿足:tcdreg+tcdlogic>tholdtcd:污染延時（contaminationdelay）=最小延時tclk-Q+tp,comb+tsetup≤TLOGICFF最高時鐘頻率需要滿足最高時鐘頻率但同時需要滿足:tclk-Q+tp,comb55研究不同時刻（t1,t2）LOGICFFFFDQDQtclk-Q+tp,comb+tsetup≤T研究不同時刻（t1,t2）LOGICFFFFDQDQtcl56在同一時刻（t1）考慮holdtcdreg+tcdlogic>thold在同一時刻（t1）考慮holdtcdreg+tcdlog57寫入（觸發(fā)）靜態(tài)Latch的方法：DCLKCLKDMUX實現(xiàn)弱反相器實現(xiàn)（強(qiáng)制寫入）(控制門可僅用NMOS實現(xiàn))以時鐘作為隔離信號,它區(qū)分了“透明”

（transparent）和“不透明”

（opaque）狀態(tài)寫入（觸發(fā)）靜態(tài)Latch的方法：DCLKCLKDMUX58基于Mux的Latch負(fù)（電平）latch(CLK=0時透明)CLK10DQ正（電平）latch(CLK=1時透明)0CLK1DQ基于Mux的Latch負(fù)（電平）latchCLK10DQ59基于（傳輸門實現(xiàn)的）Mux的LatchCLKCLKCLKDQ（1）尺寸設(shè)計容易（2）晶體管數(shù)目多（時鐘負(fù)載因而功耗大）基于（傳輸門實現(xiàn)的）Mux的LatchCLKCLKCLK60基于（傳輸管實現(xiàn)）Mux的LatchNMOSonlyNon-overlappingclocks不重疊時鐘（1）僅NMOS實現(xiàn)，電路簡單，減少了時鐘負(fù)載（2）有電壓閾值損失（影響噪聲容限和性能，可能引起靜態(tài)功耗）CLKCLKCLKCLKQMQM基于（傳輸管實現(xiàn)）Mux的LatchNMOSonlyNo61主從（Master-Slave）邊沿觸發(fā)寄存器時鐘為高電平時，主Latch維持，QM值保持不變，輸出值Q等于時鐘上升沿前的輸入D的值，效果等同于“正沿觸發(fā)”效果等同于“負(fù)沿觸發(fā)”的主從寄存器只需互換正Latch和負(fù)Latch的位置主從（Master-Slave）邊沿觸發(fā)寄存器時鐘為高電平62傳輸門實現(xiàn)的正負(fù)latch實現(xiàn)MS寄存器基于傳輸門多路開關(guān)的latch對負(fù)Latch正Latch傳輸門實現(xiàn)的正負(fù)latch實現(xiàn)MS寄存器基于傳輸門多路開關(guān)的63建立時間、延遲時間和維持時間建立時間：I1+T1+I3+I2延遲時間：T3+I6維持時間：約為0建立時間、延遲時間和維持時間建立時間：I1+T1+I3+I264Clk-Q的延時Clk-Q的延時65Set-upTime的仿真過程VoltsTime(ns)DclkQQMI2outtsetup=0.21ns正常工作Set-upTime的仿真過程VoltsTime(ns66Set-upTime的仿真VoltsTime(ns)DclkQQMI2outtsetup=0.20ns沒有正確觸發(fā)Set-upTime的仿真VoltsTime(ns)Dc67減少時鐘負(fù)載的主從寄存器采用弱反相器可減少一個時鐘控制的傳輸門設(shè)計復(fù)雜性增加：尺寸設(shè)計要保證能強(qiáng)制寫入反相導(dǎo)通：當(dāng)T2導(dǎo)通時，第二個觸發(fā)器有可能通過傳輸門T2的耦合而影響第一個觸發(fā)器存儲的數(shù)據(jù)。減少時鐘負(fù)載的主從寄存器采用弱反相器可減少一個時鐘控制的傳輸68偽靜態(tài)鎖存器Clk為低時，為雙穩(wěn)態(tài)（靜態(tài)）Clk為高時，輸入值寫入并存放在內(nèi)部電容上（動態(tài)）偽靜態(tài)鎖存器Clk為低時，為雙穩(wěn)態(tài)（靜態(tài)）69非理想時鐘!clkclk理想時鐘!clkclk非理想時鐘clockskew1-1overlap0-0overlap非理想時鐘!clkclk理想時鐘!clkclk非理想時鐘1-70時鐘重疊問題CLKCLKAB(a)電路圖(b)重疊的一對時鐘XDQCLKCLKCLKCLK用偽靜態(tài)鎖存器構(gòu)成的主從觸發(fā)器當(dāng)Clk和反Clk發(fā)生重迭時，可能引起失效：當(dāng)Clk和反Clk同時為高時，A點同時為In和B點驅(qū)動，造成不定狀態(tài)當(dāng)Clk和反Clk同時為高一段較長時間時，In可以直接穿通經(jīng)過主從觸發(fā)器采用兩相位不重迭時鐘可以解