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第3章組合電路的Verilog設(shè)計(jì)主講教師：秦曉飛

上海理工大學(xué)光電學(xué)院第3章組合電路的Verilog設(shè)計(jì)

本章摒棄傳統(tǒng)的先介紹Verilog語法，再介紹用Verilog實(shí)現(xiàn)電路的方法這種學(xué)習(xí)順序。而是采用倒敘的方式，先給出一些簡(jiǎn)單電路的Verilog例程，再學(xué)習(xí)其中涉及到的語法。§3.1半加器電路的Verilog描述§3.2多路選擇器的Verilog描述§3.3Verilog加法器設(shè)計(jì)§3.4組合邏輯乘法器設(shè)計(jì)§3.5RTL概念3.1半加器電路的Verilog描述3.1半加器電路的Verilog描述

邏輯表述：

3.1半加器電路的Verilog描述1、模塊語句及其表達(dá)方式

3.1半加器電路的Verilog描述2、端口語句、端口信號(hào)名和端口模式

3.1半加器電路的Verilog描述3、邏輯操作符

4、連續(xù)賦值語句

當(dāng)?shù)忍?hào)右側(cè)驅(qū)動(dòng)表達(dá)式中的任一信號(hào)變量發(fā)生變化時(shí)，此表達(dá)式即被計(jì)算一遍，并將獲得的數(shù)據(jù)立即賦給等號(hào)左側(cè)的目標(biāo)變量。3.1半加器電路的Verilog描述4、連續(xù)賦值語句Verilog語句分為順序執(zhí)行語句和并行執(zhí)行語句。assign引導(dǎo)的賦值語句屬于并行執(zhí)行語句。

考慮仿真時(shí)，可以加延時(shí)，延時(shí)值在綜合時(shí)是被忽略的。

仿真時(shí)間精度基本時(shí)間單元3.1半加器電路的Verilog描述5、關(guān)鍵字Verilog中的關(guān)鍵字必須小寫，這一點(diǎn)與VHDL不同。3.1半加器電路的Verilog描述6、標(biāo)識(shí)符

用戶自定義的標(biāo)識(shí)符對(duì)大小寫敏感。3.1半加器電路的Verilog描述7、注釋符號(hào)//單行/*可多行*/8、規(guī)范的程序書寫格式

例程中為了節(jié)省篇幅，不嚴(yán)格規(guī)范。9、文件取名與

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