數(shù)電1-3章習(xí)題解答

表2.5.1，試確定下面哪一種接口（驅(qū)動門到負(fù)載門）需要接上拉電阻，為什么？上拉取值電阻應(yīng)該注意什么？哪一種接口驅(qū)動會有問題？如何解決？（1）74TTL驅(qū)動74ALSTTL（2）74HCCMOS驅(qū)動74TTL（3）74TTL驅(qū)動74HCCMOS（4）74LSTTL驅(qū)動74HCTCMOS（5）74TTL驅(qū)動4000BCMOS（6）4000BCMOS驅(qū)動74LSTTL[解]如果CMOS門電路的電源電壓VDD等于5伏，根據(jù)REF_Ref195950462\h表2.5.1中TTL和CMOS的極限參數(shù)可知，要用74TTL系列電路驅(qū)動74HC系列CMOS門電路，TTL帶CMOS負(fù)載能力是非常強(qiáng)大的，而且TTL低電平輸出也在CMOS輸入認(rèn)可的低電平范圍之內(nèi)。但74TTL的輸出高電平的最小值是2.4V，而74HCCMOS認(rèn)可的輸入高電平最小值是3.5V，因此，必須設(shè)法將TTL電路輸出的高電平提升到3.5V以上。最簡單的解決辦法是在TTL電路的輸出端與CMOS門的電源之間接入上拉電阻R，以保證輸出高電平被提至VDD，R的選擇與OC的外接電阻選擇方法一樣。一般接10k電阻就可以將2.4V拉升到接近5V，而且對TTL輸出低電平時的灌電流（5V/10k=0.5mA）也不會太大。因此，（3）、（4）和（5）應(yīng)該需要接上拉電阻。由REF_Ref195950462\h表2.5.1可見，如果用74HC系列CMOS電路驅(qū)動74TTL電路，CMOS的輸出高低電平極限值完全在TTL輸入電平范圍之內(nèi)。但由于74HC輸出低電平的IOL(max)=4mA，74TTL的輸入低電平的IIL(max)＝-1.6mA，所以74HC最多可以帶動2個TTL標(biāo)準(zhǔn)系列門，CMOS的帶負(fù)載能力較差。由REF_Ref195950462\h表2.5.1可見，4000B低電平輸出時還不足以驅(qū)動一個TTL邏輯門，其實(shí)許多的4000B系列都存在低電壓輸出驅(qū)動電流不足的問題。有兩個特殊的門可以緩解這一問題，緩沖器4050和反相緩沖器4049是專門設(shè)計(jì)成能夠提供高的輸出電流的CMOS器件，其IOL(max)=4mA，IOH(max)=-0.9mA，用其中之一接在4000B和TTL門之間，則足以驅(qū)動2個74TTL負(fù)載。也可以將同一封裝內(nèi)的2個CMOS門電路并聯(lián)使用，提高驅(qū)動負(fù)載能力。2.19設(shè)計(jì)一個與或非門的VHDL程序[解]參考程序如下LIBRARYIEEE;USEIEEE.std_logic_1164.ALL;ENTITYand_or_notISPORT(a,b,c,d：INSTD_LOGIC;z：OUTSTD_LOGIC);endand_or_not；ARCHITECTUREbehaveOFand_or_notISz<=not((aANDb)OR(cANDd))ENDbehave;2.20調(diào)用與門、或門和非門元件，設(shè)計(jì)異或門的VHDL程序。[解]參考程序如下LIBRARYIEEE;useIEEE.STD_LOGIC_1164.ALL;ENTITYxorISPORT(x,y：INSTD_LOGIC;z：OUTSTD_LOGIC);endxor；ARCHITECTURExor_arcOFxorISsignali1,i2,i3,i4：bit；COMPONENTandPORT（a，b：INBIT；c：OUTBIT）;ENDCOMPONENT;COMPONENTorPORT（a,b：INBIT；c：OUTBIT）;ENDCOMPONENT;COMPONENTinvPORT（a：INBIT；c：OUTBIT）;ENDCOMPONENT;beginU0：invportmap(x，i1);U1：invportmap(y，i2);U2：andportmap(i1，y，i3);U3：andportmap(x，i2，i4);U4：orportmap(i3，i4，z);endxor_arc;圖題3圖題3.1A3AMF3F2F＝1＝1＝1＝13.1圖題3.1所示電路，當(dāng)M=0時實(shí)現(xiàn)何種功能？當(dāng)M=1時又實(shí)現(xiàn)何種功能？請說明其工作原理。[解](1)由電路可寫出如下邏輯關(guān)系圖題3.2圖題3.2E3E2E1E0ABBVCC（5V）&11&&&R（5V）YV）當(dāng)M=0時，F(xiàn)i=，輸出為反碼；當(dāng)M=1時，F(xiàn)i=Ai，輸出為原碼。電路實(shí)現(xiàn)4位原碼/反碼變換功能。3.2圖題3.2所示電路為多功能函數(shù)發(fā)生器，共有16種邏輯功能。A、B為輸入變量，E3E2E1E0為功能控制端。(1)試寫出Y的表達(dá)式（不需化簡）；(2)試說明E3E2E1E0取值為0000到1111時的電路功能。表解3.2E3E2E1E0Y000010001A+B001表解3.2E3E2E1E0Y000010001A+B00100011B01000101A0110A⊙B0111AB10001001AB1010101111001101111011110[解]1.分析電路(1)寫出電路的邏輯表達(dá)式：(2)分析邏輯功能將輸入變量的所有組合代入上式，可得電路的邏輯功能關(guān)系，見表解3.2。電路構(gòu)成多功能函數(shù)發(fā)生器。2.計(jì)算上拉電阻：R≤R≥R可選1.1K電阻。3.3設(shè)計(jì)一個代碼轉(zhuǎn)換器，要求將三位步進(jìn)碼CBA轉(zhuǎn)換成二進(jìn)制碼Z3Z2Z1。編碼如表題3.3所示。表題3.3輸入輸出CBAZ2Z1Z0000100110111011001000001010011100101[解]由表可直接寫出輸出邏輯表達(dá)式，并化簡：該邏輯電路若用集成門實(shí)現(xiàn)，需2個非門、5個與門和1個3輸入或門，設(shè)計(jì)使用芯片多。如用3-8譯碼器設(shè)計(jì)，則電路較簡單，電路見圖解3.3。Z2Z0Z1&&&A0A1A2STCSTBZ2Z0Z1&&&A0A1A2STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7圖解3.374LS138123456CBA001[解](1)規(guī)定邏輯變量設(shè)A、B、C同意為1，不同意為0；決議L通過為1，決議不同過為0。由題可寫出邏輯真值表如表解3.4。(2)根據(jù)表解3.4寫出邏輯函數(shù)因指定用7400與非門設(shè)計(jì)，故將L化為與非-與非式=3\*GB2⑶畫出74LS00芯片電路接線圖如圖解3.4所示，將3、6管腳與13、12管腳分別連接，則11腳輸出即為函數(shù)L。表解表解3.4ABCL00000101001110010111011100000111&&&&CABGNDVCCL圖解3.474LS003.5設(shè)計(jì)一交通燈故障檢測電路。要求R、G、Y三燈只有并一定有一燈亮，輸出L=0；無燈亮或有兩燈以上亮均為故障，輸出L=1。要求列出邏輯真值表，如用非門和與非門設(shè)計(jì)電路，試將邏輯函數(shù)化簡，并給出所用74系列器件的型號。表題3.5RG表題3.5RGYL00000101001110010111011110010111可選用6非門7404、2輸入與非門7400、雙4輸入與非門7420實(shí)現(xiàn)電路設(shè)計(jì)（圖略）。圖題3.6CBA3.6一熱水器如圖題3.6所示，圖中虛線表示水位；A、B、C電極被水浸沒時會有信號輸出。水面在C、B間時為正常狀態(tài)，綠燈G亮；水面在B、A間或在C以上時，為異常狀態(tài)，黃燈Y圖題3.6CBA[解]根據(jù)題目已給邏輯變量，設(shè)輸入變量水面未超過設(shè)定范圍時為0，超過設(shè)定范圍時為1；輸出邏輯變量燈亮為1，燈不亮為0。列出邏輯真值表如表解3.6，其中有些狀態(tài)是不出現(xiàn)的，作為無關(guān)項(xiàng)。經(jīng)化簡的邏輯表達(dá)式如下選用1片7404非門和1片7400與非門即可實(shí)現(xiàn)電路的設(shè)計(jì)，電路圖見圖解3.6。表解表解3.6CBAGRY000001010011100101110111010001×××100×××××××××001圖解4.6&11C&&BARYG11A0A1A2STBSTA0A1A2STBSTCSTAY0Y1Y2Y3Y4Y5Y6Y7圖解3.774LS1381411123456&RGYABC001&&&[解](1)將3.6題輸出量用最小項(xiàng)表示(2)用74LS138譯碼器和與非門7400組成電路見圖解3.7。3.8用譯碼器74LS47驅(qū)動七段數(shù)碼管時，發(fā)現(xiàn)數(shù)碼管只顯示1、3、5、7、9。試問故障出在哪里？圖題3.91D01D11Y1D21D32D02D12Y2D22D3A1A01EN2EN圖題3.91D01D11Y1D21D32D02D12Y2D22D3A1A01EN2EN&≥1=11DC01BA74LS153Y3.9試分析圖題3.9，寫出Y的邏輯表達(dá)式，當(dāng)DC為00~11時，說明電路的功能。（74153的邏輯功能可參見74253的功能表3.2.3[解](1)劃分邏輯功能塊電路可分為MUX74LS153和門電路兩塊。(2)寫出電路的輸出函數(shù)式及邏輯真值表由74153的邏輯函數(shù)式為將，，，，DC=A1A0代入上式可得表題3表題3.9DCY00011011B⊙A(3)分析電路功能當(dāng)DC為不同組合時，電路實(shí)現(xiàn)多功能輸出。3.10試用一片3-8線譯碼器(輸出為低電平有效)和一個與非門設(shè)計(jì)一個3位數(shù)X2X1X0奇偶校驗(yàn)器。要求當(dāng)輸入信號為偶數(shù)個1時（含0個1），輸出信號F為1，否則為0。（選擇器件型號，畫電路連線圖）。[解](1)根據(jù)題意寫出真值表如表解3.10，將輸出F用最小項(xiàng)表達(dá)式寫出(2)電路連接圖見圖解3.10。(3)根據(jù)驗(yàn)證，電路符合設(shè)計(jì)要求的邏輯功能。表解表解3.10X2X1X0F00010010010001111000101111011110A0A1A2STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7圖解3.1074LFX0X1X20013.11雙4選1數(shù)據(jù)選擇器74253的功能表見表3.2.3F=AB+B+C畫邏輯電路圖，令CBA對應(yīng)著A2A1[解](1)根據(jù)所給器件擴(kuò)展電路74LS253的兩個輸出1Y和2Y未被選通時為高阻狀態(tài)，故兩個輸出可直接連接作為一個輸出端。先將雙4選1MUX擴(kuò)展為8選1MUX，電路見圖解3.11。當(dāng)A2A1A0從000~011時，1Y輸出1D0~1D3；當(dāng)A2A1A0從100~111時，2Y輸出2(2)設(shè)計(jì)整個電路(b)D0D1(b)D0D1D2D3YD4D5D6D7A0A1A200111011ABC8選1MUXFA0A1A2(a)1D01D11Y1D21D32D02D12D22Y2D3A0A11EN2END0D1D2D3D4D5D6D774LS253F&圖解4.11令CBA=A2A1A0，D2=D3=D4=D6=D7=1，D0=D1=D53.12試用74LS138譯碼器構(gòu)成8線輸出數(shù)據(jù)分配器，要求將一路數(shù)據(jù)D，分時通過8個通道原碼輸出。[解]參考圖3.5.SEQ圖表\*ARABIC\s28，將74LS138的每個輸出接一反相器即可實(shí)現(xiàn)原碼輸出。3.13畫出用半加器構(gòu)成全加器的邏輯電路圖。ΣHAC0ΣΣHAC0ΣHAC0≥1AiBiCi-1SCi圖解3.13COCO半加器的邏輯表達(dá)式為S=ABC=AB全加器的邏輯表達(dá)式為Si=AiBiCi-1Ci=（AiBi）Ci-1+AiBi(2)用半加器設(shè)計(jì)全加器的邏輯電路用兩個半加器與一個或門設(shè)計(jì)的1位全加器電路見圖解3.13。3.14試選擇MSI器件，設(shè)計(jì)一個將余三碼轉(zhuǎn)換成8421碼的電路。[解](1)規(guī)定邏輯變量由于余三碼與8421BCD碼總是相差0011。因此，將余三碼A3A2A1A0[方法1]用全加器實(shí)現(xiàn)(2)寫出邏輯關(guān)系式L3L2L1L0=A圖解3.14A圖解3.14A0A1AA3B0B1B2B374283S0S1S2S3CICOL0L1L3A0A1A3VCC(3)電路實(shí)現(xiàn)輸出為輸入加上一個常數(shù)，自然用加法器實(shí)現(xiàn)最簡單。將4位二進(jìn)制全加器74LS283的一組輸入端A3~A0接余三碼輸入，另一組輸入端B3~B0接二進(jìn)制數(shù)1101，則輸出S3~S0即為8421BCD碼。畫邏輯電路如圖解3.14所示。由于“減去一個二進(jìn)制正數(shù)等于加上一個它的補(bǔ)碼”這部分內(nèi)容教材里不一定介紹。本題也可用方法2實(shí)現(xiàn)。[方法2]用譯碼器實(shí)現(xiàn)表解3表解3.14A3AL3L00110100010101100111100010011010101111000000000100100011010001010110011110001001由于余三碼與8421碼對應(yīng)關(guān)系見表解3.14。邏輯表達(dá)式如下(3)電路實(shí)現(xiàn)4-16線譯碼器74154的輸出端為低電平有效，將余三碼A3A2A1A3.15試用3-8線譯碼器74LS138和若干與非門設(shè)計(jì)一個1位全加器。74LS138的功能表見表3.2.2。[解](1)寫全加器最小項(xiàng)和式(2)畫邏輯電路圖圖解3.15A2Y0A圖解3.15A2Y0A1Y1A0Y2Y3Y4STAY5STBY6STCY7CBA&1SC741387420&譯碼器的對應(yīng)輸出端與1片雙4輸入的與非門7420連接，即可實(shí)現(xiàn)1位的全加器功能。電路見圖解3.15。3.16用比較器或加法器設(shè)計(jì)如下功能電路：當(dāng)輸入為四位二進(jìn)制數(shù)N，N≥1010時，輸出L=1，其余情況下L=0。[解][方法1]用比較器CC14585實(shí)現(xiàn)電路設(shè)計(jì)根據(jù)題意令A(yù)3A2A1A0=N3N2N1N0、B3B2B1B0=1001，令I(lǐng)A>B=IA=B=1、IA<B=0，則從YA＞B可以得到輸出L[方法2]用加法器實(shí)現(xiàn)電路設(shè)計(jì)令A(yù)3A2A1A0=N3N2N1N0、B3B2B1B0=0110，則從進(jìn)位輸出CO圖解圖解3.1601100L(b)MC14585A1A2AB1B2B3B4F1F2FF4CICON3N2N1N0N3N2N1N01010110LA0A1A2A3B0B1B2B3IA>BIA=BIA<BYA<BYA=BYA>B(a) 3.17選擇MSI器件，設(shè)計(jì)一個4位奇偶邏輯校驗(yàn)判斷電路，當(dāng)輸入為奇數(shù)個1時，輸出為1；否則輸出為0。[解](1)設(shè)邏輯變量根據(jù)題意，設(shè)輸入邏輯變量為X3X2X1X0，輸出邏輯變量為L。寫出真值表如表解3.17。(2)設(shè)計(jì)電路[方法1]選用1個輸出為低電平有效的4-16線譯碼器74154實(shí)現(xiàn)電路，將L寫為如下形式令A(yù)3A2A1A0=X3X2X1X[方法2]用8選1MUX實(shí)現(xiàn)電路設(shè)計(jì)。將函數(shù)L寫為如下形式令A(yù)2A1A0=X2X1X0，D0=D3=D5=D6=X3，D1=D2=D4=D7=，則L=表解表解3.17X3X2X1X0L00000001001000110100010101100111100010011010101111001101111011110110100110010110圖解3.17X374LS251LD0D1D2D3YD4D5D6D7A0A1A2ENX2X1X0X3 3.18已知函數(shù)F(D,C,B,A)=試用以下功能組件實(shí)現(xiàn)該邏輯函數(shù)的電路，（自行選擇器件型號，可增加少量門電路）。(1)8選1或16選1數(shù)據(jù)選擇器；(2)3-8線譯碼器或4-16線譯碼器。[解](1)用一個16選1MUX74LS150實(shí)現(xiàn)電路，可令A(yù)3A2A1A0=DCBA，令D2=D5=D7=D8=D10=D12=D15=1，其它(2)選用4-16線譯碼器74154和8輸入的與非門74303實(shí)現(xiàn)令A(yù)3A2A1A0=DCBA，將譯碼器的輸出、、、、、、接8輸入與非門7430的七個輸入，另一個接1，則7430的輸出即為函數(shù)F。3.19試選擇如下器件設(shè)計(jì)一個邏輯電路，當(dāng)X2X1X0>5時，電路輸出為1，否則輸出為0。=1\*GB2⑴比較器；=2\*GB2⑵加法器；⑶MUX；⑷3?8譯碼器。[解]根據(jù)題目要求寫出邏輯真值表如表題3.19。(1)用4位比較器74LS85實(shí)現(xiàn)電路令A(yù)3A2A1A0=0X2X1X0，B3B2B1B0=0101，則Y(2)用4位加法器74LS83實(shí)現(xiàn)電路令A(yù)3A2A1A0=0X2X1X0，B3B2B1B0=1010，(3)用輸出為高電平有效的8選1MUX74LS251實(shí)現(xiàn)電路。由于8選1MUX輸出，可令A(yù)2A1A0=X2X1X0、D6=D7=1、D0~D5=若用4選1MUX74LS153實(shí)現(xiàn)將函數(shù)改寫為：，令A(yù)1A0=X1X0，D3=D2=X2，D1=D0(4)用輸出為低電平有效的3-8線譯碼器74LS138實(shí)現(xiàn)由于，可令A(yù)2A1A0=X2X1X0，將對應(yīng)的m6、m表題表題3.20X3X2X1X0L3L00000001001000110100010101100111100010011011001001101111101100100110113.20設(shè)計(jì)一個多輸出組合邏輯電路，其輸入為8421BCD碼，其輸出定義為(1)L1：檢測到的輸入數(shù)字能被4整除；(2)L2：檢測到輸入數(shù)字大于或等于3；(3)L3：檢測到輸入數(shù)字小于7。[解](1)規(guī)定邏輯變量將8421BCD碼作為輸入，用X3X2X1X0表示，設(shè)邏輯電路輸出L滿足檢測條件為1，不滿足檢測條件為0。(2)分析電路的邏輯功能根據(jù)題目寫出真值表見表題3.20。將L1、L2、L3的邏輯表達(dá)式分別寫出：(3)選擇MSI完成設(shè)計(jì)本題為多輸入多輸出邏輯電路，選擇譯碼器實(shí)現(xiàn)最為簡單。根據(jù)輸入變量的個數(shù)，需選擇1個4-16線譯碼器74LS154、1個4輸入與非門74LS20和2個8輸入與非門74LS30即可實(shí)現(xiàn)設(shè)計(jì)要求（圖略）。3.21某建筑物的自動電梯系統(tǒng)有五個電梯，其中三個是主電梯，兩個備用電梯。當(dāng)上下人員擁擠，主電梯全被占用時，才允許使用備用電梯?，F(xiàn)需設(shè)計(jì)一個監(jiān)控主電梯的邏輯電路，當(dāng)任何兩個主電梯運(yùn)行時，產(chǎn)生一個信號(L1)，通知備用電梯準(zhǔn)備運(yùn)行；當(dāng)三個主電梯都在運(yùn)行時，則產(chǎn)生另一個信號(L2)，使備用電梯主電源接通，處于可運(yùn)行狀態(tài)。表解3.21C表解3.21CBAL10000010100111001011101110000001000101011設(shè)主電梯為C、B、A，運(yùn)行時為1，不運(yùn)行時為0；備用電梯準(zhǔn)備運(yùn)行或電源接通時，L1或L2為1，否則為0。(2)列邏輯真值表由題意列邏輯真值表見表解3.21。(3)設(shè)計(jì)電路L2圖解3.21&ΣCIABCL1L2圖解3.21&ΣCIABCL1CO用8選1MUX或3-8譯碼器和1個與非門也能實(shí)現(xiàn)本題的L1，但顯然比較復(fù)雜。3.22閱讀下面的VHDL程序，說明結(jié)構(gòu)體是行為描述還是結(jié)構(gòu)描述，并分析它實(shí)現(xiàn)的邏輯功能。ENTITYcounterIS PORT ( clk :IN BIT; up_down :IN BIT; ld :IN BIT;D :IN INTEGER Q :OUTENDcounter;ARCHITECTUREaOFcounterISBEGIN PROCESS(clk) VARIABLE cnt :INTEGER VARIABLEdirection :INTEGER;BEGIN IF(up_down='1')THEN direction:=1; ELSE direction:=-1; ENDIF; IF(clk'EVENTANDclk='1')THEN IFld='0'THEN cnt:=d; ELSE cnt:=cnt+direction; ENDIF; ENDIF; Q<=cnt; ENDPROCESS;ENDa;[解]這部分VHDL程序結(jié)構(gòu)體是行為描述，實(shí)現(xiàn)了3.23分析下面的VHDL程序，說明電路的功能并畫出邏輯電路圖。LIBRARYieee；USEieee.std_logic_1164.all；ENTITYalarmISPORT(smoke,door,water：INSTA_LOGIC；alarm_en：INSTA_LOGIC；fire_alarm,burg_alarm,water_alarm：OUTSTA_LOGIC)；ENDalarm；ARCHITECTUREalarm_arcOFalarmISSIGNALi1,i2,i3：BIT；COMPONENTnor2PORT（x，y：inBit；z：OUTBIT）；ENDCOMPONENT;COMPONENTINVPORT（X：INBIT；z：OUTBIT）；ENDCOMPONENT;BEGINU0：INVPORTMAP(water，I1)；U1：INVPORTMAP(smoke，I2)；U2：INVPORTMAP(door，I3)；U3：NOR2PORTMAP(i1，alarm_en，water_alarm)；U4：NOR2PORTMAP(i2，alarm_en，smoke_alarm)；U5：NOR2PORTMAP(i3，alarm_en，burg_alarm)；ENDalarm_arc；[解]這部分VHDL程序?qū)崿F(xiàn)了房間內(nèi)的水，煙，房門的報(bào)警功能。以水為例，設(shè)水溢出的狀態(tài)為“1”，若alarm_en處于低電平使能狀態(tài)，則或門U3輸出的為高電平，為水溢出報(bào)警狀態(tài)。若alarm_en處于高電平，則無論有否報(bào)警信號，三個輸出始終為“0”，即不允許報(bào)警工作狀態(tài)。這部分的VHDL程序?qū)儆诮Y(jié)構(gòu)描述，對應(yīng)的邏輯電路如圖解alarm_enalarm_endoorsmokewaterwater_alarmsmoke_alarmdoor_alarm111≥1≥1≥1i1i2i3U0U3U4U5圖解3.23U1U23.23試VHDL語言描述本章的半加器、全加器、比較器、譯碼器、多路選擇器等器件的邏輯功能。[解]半加器參考程序如下achitecturefuncofhalfadderissignalindate:std_logic_vector;beginindate<=a&b;process(indate)begincaseindateiswhen”00”=>sc<=“00”;when“01”=>sc<=”10”;when“10”=>sc<=”10”;when“11”=>sc<=”01”;endcase;endprocess;endfunc;全加器參考程序如下achitecturefuncoffulfadderissignalindate:std_logic_vector;beginindate<=a&b&ci_1;process(indate)begincaseindateiswhen”000”=>sc<=“00”;when“001”=>sc<=”10”;when“010”=>sc<=”10”;when“011”=>sc<=”01”;when“100