專用集成電路教學(xué)課件第一章

專用集成電路設(shè)計(jì)基礎(chǔ)

CompanyLogo《專用集成電路設(shè)計(jì)基礎(chǔ)》課程介紹課時(shí)：32學(xué)時(shí)基本內(nèi)容學(xué)時(shí)分配：一：概論(1個(gè)課時(shí))二：集成電路工藝基礎(chǔ)及版圖設(shè)計(jì)(2個(gè)課時(shí))三：CMOS集成電路器件基礎(chǔ)(2個(gè)課時(shí))四：數(shù)字集成電路設(shè)計(jì)基礎(chǔ)(4個(gè)課時(shí))五：模擬集成電路設(shè)計(jì)基礎(chǔ)(2個(gè)課時(shí))《專用集成電路設(shè)計(jì)基礎(chǔ)》課程介紹六：硬件描述語言VHDL/VerilogHDL簡(jiǎn)介(2個(gè)課時(shí))七：常用EDA工具簡(jiǎn)介(2個(gè)課時(shí))八:復(fù)習(xí)要求：初步了解ASIC設(shè)計(jì)的全部過程及相關(guān)設(shè)計(jì)技術(shù)考核方法：筆試第一章概論什么是集成電路？

ASIC—ApplicationSpecificIntegrated

Circuit，意為專用集成電路，是面向特定用戶或特定用途而專門設(shè)計(jì)的集成電路。

采用ASIC設(shè)計(jì)突出的優(yōu)點(diǎn)1.某些復(fù)雜電路系統(tǒng)只能采用ASIC進(jìn)行設(shè)計(jì)2.采用ASIC設(shè)計(jì)復(fù)雜電路系統(tǒng)具有極高的性價(jià)比3.能夠減少開發(fā)時(shí)間,加快新產(chǎn)品的面世速度(Time-to-Market)4.提高系統(tǒng)的集成度,縮小印制板面積,降低系統(tǒng)的功耗5.提高了產(chǎn)品的可靠性,使產(chǎn)品易于生產(chǎn)和調(diào)試,降低了維護(hù)成本國外IC發(fā)展現(xiàn)狀和趨勢(shì)1.當(dāng)前國際集成電路的加工水平為0.09微米（90納米），我國目前的水平為0.18微米，與國外相差2~3代。2.目前國內(nèi)外硅圓片加工直徑多為8英寸和12英寸，16和18（450nm）英寸正在開發(fā)當(dāng)中，預(yù)計(jì)18英寸硅片在2016年可望投入生產(chǎn)。3.集成電路擴(kuò)展新的應(yīng)用領(lǐng)域：微機(jī)電系統(tǒng)（MEMS）、微光機(jī)電系統(tǒng)、生物芯片、超導(dǎo)等。4.基礎(chǔ)研究的主要內(nèi)容是開發(fā)新原理器件，包括：共振隧穿器件（RTD）、單電子晶體管（SET）等。IC發(fā)展重點(diǎn)和關(guān)鍵技術(shù)1.亞100納米可重構(gòu)SoC創(chuàng)新開發(fā)平臺(tái)與設(shè)計(jì)工具研究2.SoC設(shè)計(jì)平臺(tái)與SIP（硅知識(shí)產(chǎn)權(quán)）重用技術(shù)3.新興及熱門集成電路產(chǎn)品開發(fā)，包括64位通用CPU以及相關(guān)產(chǎn)品群、網(wǎng)絡(luò)通信產(chǎn)品開發(fā)等4.10納米1012赫茲CMOS研究5.12英寸90/65納米微型生產(chǎn)線6.高密度集成電路封裝的工業(yè)化技術(shù)7.SoC關(guān)鍵測(cè)試技術(shù)研究8.直徑450nm硅單晶及拋光片制備技術(shù)1.1集成電路的發(fā)展歷程集成電路的出現(xiàn)：1947-1948年：公布了世界上第一支（點(diǎn)接觸）晶體三極管—標(biāo)志電子管時(shí)代向晶體管時(shí)代過渡。因此1956年美國貝爾實(shí)驗(yàn)室三人獲諾貝爾獎(jiǎng)。1947年圣誕節(jié)前兩天的一個(gè)中午，貝爾實(shí)驗(yàn)室的沃爾特?布拉登和約翰?巴丁用幾條金箔片、一片半導(dǎo)體材料和一個(gè)彎紙架制成一個(gè)小模型，可以傳導(dǎo)、放大和開關(guān)電流。他們把這個(gè)發(fā)明稱為“點(diǎn)接晶體管放大器”。WilliamShockley“晶體管之父”1929年—1989年1936年獲MIT固體物理學(xué)博士學(xué)位被譽(yù)為“硅谷第一公民”，是其非凡的商業(yè)眼光成就了硅谷，也是其拙劣的企業(yè)才能造就了硅谷。在帕羅阿爾托市成立了晶體管實(shí)驗(yàn)室，該實(shí)驗(yàn)室成為大批后來在硅谷開設(shè)公司的工程師的培訓(xùn)班。1948年1月23日，威廉?肖克利提出了結(jié)型晶體管的想法。集成電路的出現(xiàn)1950年：成功制出結(jié)型晶體管1952年：英國皇家雷達(dá)研究所第一次提出“集成電路”的設(shè)想1958年：美國德克薩斯儀器公司制造出世界上第一塊集成電路（雙極型-1959年公布）實(shí)際上集成電路的發(fā)明人有兩個(gè)：一個(gè)是仙童公司(Fairchild)的羅伯特?諾伊斯，一個(gè)是TI公司的杰克?基爾比。集成電路專利權(quán)之爭(zhēng)使這兩個(gè)公司的爭(zhēng)吵貫穿了整個(gè)20世紀(jì)60年代，直到法院裁定兩個(gè)人為共同發(fā)明人為止。1960年：制造成功MOS集成電路集成電路發(fā)展的特點(diǎn)：特征尺寸越來越?。?.10um）硅圓片尺寸越來越大（8inch~12inch）芯片集成度越來越大（>2000K）時(shí)鐘速度越來越快（>500MHz）電源電壓/單位功耗越來越低（1.0V）布線層數(shù)/I/0引腳越來越多（9層/>1200）GordonMoore生于1929年1954年美國加州理工學(xué)院獲物理化學(xué)博士學(xué)位。和羅伯特?諾伊斯（RobertNoyce）、安迪?格魯夫（AndyGrove）共同創(chuàng)辦了Intel公司,并成為公司的“心臟”，領(lǐng)導(dǎo)公司成為CPU市場(chǎng)的霸主。最大的成就就是發(fā)現(xiàn)了IT業(yè)的第一定律——摩爾定律。Intel=Intelligence集成電路單片集成度和最小特征尺寸的發(fā)展曲線Intel公司CPU芯片集成度的發(fā)展Intel公司第一代CPU—4004Intel公司CPU—386TMIntel公司最新一代CPU—Pentium?41.2專用集成電路（ASIC）的設(shè)計(jì)要求對(duì)ASIC的主要設(shè)計(jì)要求為：設(shè)計(jì)周期短（Time-to-Market）設(shè)計(jì)正確率高（One-Time-Success）速度快低功耗、低電壓可測(cè)性好，成品率高硅片面積小、特征尺寸小，價(jià)格低關(guān)于集成電路的“速度”

一般用芯片的最大延遲表示芯片的工作速度。速度計(jì)算公式：

Tpd=Tpdo+UL(Cw+Cg)/Ip式中：Tpdo—晶體管本征延遲時(shí)間

Ul—最大邏輯擺幅，即最大電源電壓；

Cg—扇出柵極電容（負(fù)載電容）；

Cw—內(nèi)連線電容；

Ip—晶體管峰值電流；

由上式可見，晶體管本征延遲越小，內(nèi)連線電容和負(fù)載電容越小，電源電壓越低、峰值電流越大，則芯片的延遲時(shí)間就越小，工作速度將有很大提高。關(guān)于集成電路的“功耗”——芯片的功耗與電壓、電流大小有關(guān)，與器件類型、電路型式也關(guān)系密切。就MOS集成電路而言，有NMOS電路、MOS電路和CMOS電路之分。有比電路無比電路關(guān)于集成電路的“功耗”功耗：

靜態(tài)功耗：是指電路處于某一固定狀態(tài)時(shí)的功耗。

有比電路的靜態(tài)功耗：PdQ=Ip

×UDD

無比電路的靜態(tài)功耗：PdQ=0

動(dòng)態(tài)功耗：是指電路在兩種狀態(tài)(“0”和“1”)轉(zhuǎn)換時(shí)對(duì)電路電容充放電所消耗的功率。

無比電路的動(dòng)態(tài)功耗：Pd=f(Cg+Cw+Co)U2L式中：co—晶體管的自電容（輸出電容）f—信號(hào)頻率UL—電壓擺幅（UL=UDD）

由上可見，工作頻率越高(或時(shí)鐘頻率越高)，各種電容越大，電源電壓越高，功耗越大。關(guān)于集成電路的“功耗”速度功耗積——由于集成電路的功耗與其工作速度有著密切的關(guān)系，因此引入“速度功耗積”來表示速度與功耗的關(guān)系，用信號(hào)周期表示速度，則速度功耗積為：

1/f×Pd=(1/f)fCU2L=CU2L當(dāng)電源電壓，電路電容一定時(shí)，二者乘積為常數(shù)。若要速度高則功耗必然大。反之，功耗小則速度必然低。正所謂“魚和熊掌不可兼得”。關(guān)于“價(jià)格”——性能價(jià)格比是集成電路的一項(xiàng)關(guān)鍵指標(biāo)，如何降低集成電路的設(shè)計(jì)、生產(chǎn)與使用成本是非常重要的。集成芯片的成本計(jì)算公式為：

CT=設(shè)計(jì)成本/總產(chǎn)量+大圓片加工成本/(成品率×大圓片芯片數(shù))=CD/N+Cp/(y×n)降低成本的措施：1、批量大，總產(chǎn)量大2、提高成品率3、提高每個(gè)大圓片上的芯片總數(shù)（盡量縮小芯片尺寸）三、集成電路的分類——集成電路有如下幾種分類方法：按功能分類：數(shù)字集成電路模擬集成電路數(shù)、?；旌霞呻娐钒唇Y(jié)構(gòu)形式和材料分類：半導(dǎo)體集成電路膜集成電路（二次集成，分為薄膜和厚膜兩類）按有源器件及工藝類型分類：雙極集成電路（TTL,ECL,模擬IC）MOS集成電路（NMOS,PMOS,CMOS）BiMOS集成電路——雙極與MOS混合集成電路一、全定制集成電路（Full-CustomDesign

Approach）定義：即在晶體管的層次上進(jìn)行每個(gè)單元的性能、面積的優(yōu)化設(shè)計(jì)，每個(gè)晶體管的布局/布線均由人工設(shè)計(jì)，并需要人工生成所有層次的掩膜（一般為13層掩膜版圖）優(yōu)點(diǎn)：?所設(shè)計(jì)電路的集成度最高?產(chǎn)品批量生產(chǎn)時(shí)單片IC價(jià)格最低?可以用于模擬集成電路的設(shè)計(jì)與生產(chǎn)缺點(diǎn)：?設(shè)計(jì)復(fù)雜度高/設(shè)計(jì)周期長(zhǎng)?NRE費(fèi)用高應(yīng)用范圍：?集成度極高且具有規(guī)則結(jié)構(gòu)的IC（如各種類型的存儲(chǔ)器芯片）?對(duì)性能價(jià)格比要求高且產(chǎn)量大的芯片（如CPU、通信IC等）?模擬IC/數(shù)?；旌螴C二、半定制集成電路（Semi-CustomDesign

Approach）定義：即設(shè)計(jì)者在廠家提供的半成品基礎(chǔ)上繼續(xù)完成最終的設(shè)計(jì)，只需要生成諸如金屬布線層等幾個(gè)特定層次的掩膜。根據(jù)采用不同的半成品類型，半定制集成電路包括門陣列、門海和標(biāo)準(zhǔn)單元等。半定制集成電路包括門陣列、門海、標(biāo)準(zhǔn)單元等。三、可編程邏輯器件（如FPGA、CPLD等）定義：這種集成電路使設(shè)計(jì)者不用到半導(dǎo)體加工廠，只需坐在實(shí)驗(yàn)室或家中計(jì)算機(jī)前就可以完成集成電路的設(shè)計(jì)，十分方便，而且可多次修改自己的設(shè)計(jì)，且不需要更換器件和硬件。四、專用集成電路的設(shè)計(jì)方法ASIC設(shè)計(jì)有別于板級(jí)電路設(shè)計(jì)的主要方面設(shè)計(jì)層次不同所使用的設(shè)計(jì)/調(diào)試手段不同產(chǎn)品的最終結(jié)構(gòu)形式不同開發(fā)費(fèi)用/風(fēng)險(xiǎn)不同成功ASIC設(shè)計(jì)所必備的條件

ASIC電路設(shè)計(jì)人員對(duì)所設(shè)計(jì)的電路與系統(tǒng)有充分的理解,并且具備扎實(shí)的電路理論功底和豐富的實(shí)踐經(jīng)驗(yàn)具有適當(dāng)高效的EDA輔助設(shè)計(jì)軟件并能夠熟練應(yīng)用有一整套完整可靠的設(shè)計(jì)方法和流程以確保設(shè)計(jì)中每一步驟的正確性電路設(shè)計(jì)人員與ASIC生產(chǎn)廠家緊密配合。ASIC的設(shè)計(jì)流程系統(tǒng)方案設(shè)計(jì)階段需求分析——技術(shù)文檔ASIC功能描述輸入/輸出信號(hào)定義及時(shí)序描述控制/狀態(tài)寄存器描述確