HDB3碼編譯碼電路的設(shè)計

HDB3碼編譯碼電路的設(shè)計摘要： 在數(shù)字通信中，選擇合適在信道中傳輸?shù)拇a型是十分重要的,HDB3碼（三階高密度碼）是比較常用的信道傳輸碼型，因此HDB3碼的編譯碼就顯得非常重要。通過對HDB3編譯碼原理的分析，提出了一種基于可編程邏輯器件EPM7064LC84-15實現(xiàn)HDB3編譯碼的方法，給出了軟件設(shè)計流程、原理圖和仿真波形。編譯碼器已通過硬件下載、測試，可用于實際電路中。此方法中由于CPLD可重復(fù)編程的特點，可對其進行在線修改，便于設(shè)備的調(diào)試和運行。關(guān)鍵詞：三階高密度碼；復(fù)雜可編程邏輯器件；編譯碼Abstract:DesignofHDB3EncodingandDecodingCircuitAbstract:Indigitalcommunication,itisveryimportantfortransmittingquality.HDB3istheabbreviationofHighDensityBipolar3.It'susedindigitaltransmission,soit,simportanttodesigncircuitofHDB3.ByanalyzingtheprincipleofHDB3encodinganddecoding,thispapergivesanovelHDB3encodingmethodbasedonEPM7064LC84-15andtheflowofsoftwaredesign、schematicdiagramandthesimulatedwaveformofHDB3encoderanddecoder.Downloadingandtestingshowsthatthisencoderanddecoderhasstableperformanceandtherforecanbeappliedtocircuitry.SinceCPLDcanbereprogrammed,itcanberepairedonline,thusmakingitconvenienttodebugandruntheequipment.Keywords:HDB3；CPLD；EncodingandDecodingTOC\o"1-5"\h\z摘要: 1Abstract:...........................................................................................................II第1章緒論 2\o"CurrentDocument"1.1課題背景 2\o"CurrentDocument"EDA技術(shù)簡介 2\o"CurrentDocument"MaxplusII簡介 2\o"CurrentDocument"HDB3碼簡介 3\o"CurrentDocument"第2章方案論證 4\o"CurrentDocument"2.1方案一：基于XC9572的HDB3編譯碼器 4\o"CurrentDocument"2.2方案二：基于CPLD的HDB3編解碼器 5\o"CurrentDocument"第3章HDB3編譯碼電路的設(shè)計 7\o"CurrentDocument"HDB3編碼器的設(shè)計 7HDB3編碼器原理 7\o"CurrentDocument"HDB3編碼器的設(shè)計 8HDB3譯碼器的設(shè)計 11HDB3譯碼器的原理 11HDB3譯碼器的設(shè)計 12\o"CurrentDocument"3.3引腳鎖定 13\o"CurrentDocument"第4章編程下載和測試 14\o"CurrentDocument"結(jié)論 15\o"CurrentDocument"致謝 16\o"CurrentDocument"參考文獻 17附錄A 18附錄B 19第1章緒論1.1課題背景1.1.1EDA技術(shù)簡介EDA（ElectricalDesignAutomation,電子設(shè)計自動化）技術(shù)是現(xiàn)代集成電路及電子整機系統(tǒng)設(shè)計科技創(chuàng)新和產(chǎn)業(yè)發(fā)展的關(guān)鍵技術(shù)。當前集成電路技術(shù)已進入超深亞微米工藝和片上系統(tǒng)（SOC）階段，集成化、微型化和系統(tǒng)化的趨勢使得集成電路設(shè)計及以集成電路為核心的電子系統(tǒng)設(shè)計成為一個龐大的系統(tǒng)工程，離開EDA技術(shù)集成電路及電子系統(tǒng)設(shè)計將寸步難行。EDA技術(shù)教學(xué)是培養(yǎng)高素質(zhì)電子設(shè)計人才，尤其是IC設(shè)計人才的重要途徑。EDA技術(shù)的迅速發(fā)展，使我國高校電子技術(shù)的教學(xué)面臨嚴峻挑戰(zhàn)，它對教學(xué)思路、內(nèi)容、方法和實驗手段等都提出了新的要求。近幾年，許多高校正在探索新的面向21世紀的教學(xué)方法，引進電子技術(shù)的新發(fā)展成果，開設(shè)EDA課程，加強EDA實驗手段，少數(shù)重點高校還獲得了教育部試點投資，建立起EDA實驗室和重點教學(xué)基地。概括起來，國內(nèi)高等院校開展的EDA教學(xué)內(nèi)容主要是在電子、通信類等課程中借助一些EDA工具軟件進行演示或要求學(xué)生利用工具軟件達到設(shè)計或分析等要求。例如，在電路分析、數(shù)字電路和模擬電路等課程中使用EWB電路輔助設(shè)計和分析軟件、Matlab專用分析軟件和Pspice通用電路分析設(shè)計軟件等進行電路的交直流分析、頻率響應(yīng)分析、容差分析及電路與電子線路分析設(shè)計；在通信電路、通信原理等專業(yè)課程，使用SystemView軟件進行通信系統(tǒng)動態(tài)仿真分析。1.1.2MaxplusII簡介MAX+PLUSII是美國Altera公司開發(fā)可編程邏輯器件的集成環(huán)境軟件包。該軟件提供了一種與工作平臺無關(guān)，與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，用戶無需精通可編程邏輯器件內(nèi)部的復(fù)雜結(jié)構(gòu)（視為黑匣子），只要從集成軟件包元件庫中調(diào)入電原理圖（軟件包中有近300個預(yù)制宏邏輯元件，可用來實現(xiàn)各種數(shù)字邏輯，其功能可以涵蓋絕大部分TTL電路或通用CMOS電路），再作元件間連線，當打開橡皮筋功能鍵后，元件移動過程中連線就像橡皮筋那樣保持著，給出輸入或輸出引腳標稱，然后作自動編譯、自動多器件的劃分、自動邏輯化簡，模塊自動試配（找合適的芯片，自動分配輸入輸出引腳），定時仿真和分析，自動錯誤定位（以紅框顯示錯誤所在位置）、器件編程和驗證，以及綜合的在線求助系統(tǒng);當然也可用模塊化高級語言AHDL的布爾邏輯方程式、組合邏輯、時序邏輯或綜合邏輯式來描述實現(xiàn)復(fù)雜的設(shè)計，并支持輸入狀態(tài)機和真值表輸入法；還可用波形設(shè)計輸入，最適合于時序和重復(fù)的函數(shù)。尤其CreateDefaultSymbol功能，可把當前文件升級成一個元件對待，這對常用的通用部件可作一個元件模塊處理，這對復(fù)雜設(shè)計特別有用。從Altera,AMD,Lattice及Xilinx四大公司的軟件使用比較,Altera軟件包是最好的。可編程邏輯器件可用LT-48、LP-10、ALL-11、ALL-07、ALL-03加芯片適配器,在萬用編程器上對器件燒錄。1.1.3HDB3碼簡介A律PCM四次群以下的接口碼型均為為HDB3碼。HDB3碼是AMI碼的改進型，稱為三階高密度雙極性碼，它克服了AMI碼的長連0串現(xiàn)象，有利于提取位定時信號。第2章方案論證對HDB3碼編譯碼器的設(shè)計，本文提出了兩種方案，分別如下所論。2.1方案一：基于XC9572的HDB3編譯碼器1.1XC9572器件介紹XC9572是XILIMX公司生產(chǎn)的一款高性能可編程邏輯器件。它內(nèi)含4個36V18功能塊，并具有1600個可用系統(tǒng)門。其系統(tǒng)結(jié)構(gòu)如圖1所示。從結(jié)構(gòu)上看，XC9572包含三種單元，即宏單元、可編程I/O單元和可編程內(nèi)部連線。XILIMXXC9572器件結(jié)構(gòu)如附錄A所示。其主要特點如下：?所有可編程管腳間的腳對腳延時均為5ns；?系統(tǒng)的時鐘速度可達到125MHZ；?具有72個宏單元和1600個可用系統(tǒng)門；?可編程次數(shù)為10000次；?可采用5V在線編程和擦除；?擁有強大的管腳鎖定能力；?每個宏單元都具有可編程低功耗模式；?未用的管腳有編程接地能力；?提供有編程保密位，可對設(shè)計提供加密保護以防止非法讀?。?外部I/O引腳與3.3V和5V兼容。2.1.2HDB3的編解碼及實現(xiàn)原理用XC9572實現(xiàn)HDB3編譯碼設(shè)計主要有編碼、時鐘提取和譯碼三部分組成。其中編碼部分是根據(jù)HDB3編碼原理把二進制的時鐘和數(shù)據(jù)信號編碼成兩路單極性的HDB3碼輸出。HDB3編碼原理框圖如圖2-1所示。圖2-1HDB3編碼原理框圖時鐘提取是譯碼的關(guān)鍵部分，原理是32.768MHZ時鐘提兩路HDB3單級性碼的上升沿，并形成寬度2倍于32.768MHZ時鐘周期寬度的脈沖，然后用此脈沖復(fù)位32.768MHZ始終的16Bit計數(shù)器，最后根據(jù)16Bit計數(shù)器的結(jié)果產(chǎn)生2.048MHZ時鐘.譯碼部分比較簡單.它根據(jù)HDB3碼的特點首先檢測出極性破壞點，即找出4連零碼中添加V碼的位置（破壞點位置），其次去掉添加的V碼，最后去掉4連零碼中添加V碼以將其還原成單極性不歸零碼.HDB3碼譯碼原理框圖入圖2-2所示.雙單變換頓3HDB3去掉添加的雙單變換頓3HDB3去掉添加的V碼破壞點產(chǎn)生圖2-2HDB3碼譯碼原理框圖HDB3碼（三階高密度雙極性碼），是基帶電信設(shè)備之間進行基帶傳輸?shù)闹饕a型之一.它的主要特點是易于提取時鐘、不受直流特性影響、具有自檢能力、連時鐘提取令串小于3個等.E1信號是我國和歐洲國家電信傳輸網(wǎng)一次群使用的傳輸系統(tǒng)。E1信號由32個64kbps的PCM話路經(jīng)過時分復(fù)用形成。CCITT建議G.703標準詳細規(guī)定了HDB3碼用于E1信號的標準。用XC9572實現(xiàn)E1信號的HDB3編解碼電路比較簡單，而且無需可調(diào)整外圍電路。本設(shè)計使用了PC44封裝形式的XC9572可編程邏輯器件共有30個可編程I/O引腳、6個電源引腳和4個JTAG引腳。整個設(shè)計使用了XC9572器件80%的容量。用XC9572實現(xiàn)HDB3編譯碼電路原理圖如附錄B所示。2.1.3HDB3編譯碼電路原理圖在根據(jù)上述原理實現(xiàn)HDB3編解碼的附錄B電路中，BNC1插頭送來的HDB3信號經(jīng)變壓器T1、U4及外圍器件組成的單雙變換電路后將轉(zhuǎn)換成兩路單極性碼并送給可編程邏輯電路XC9572U5的43,44腳，然后經(jīng)過可編程邏輯電路內(nèi)部解碼后，從可編程邏輯電路XC9572U5的24、25腳輸出數(shù)據(jù)和時鐘。從U5的26、27引腳輸入的數(shù)據(jù)和時鐘經(jīng)其內(nèi)部編碼后，將從其2和8腳輸出，而后再經(jīng)過U3以及外圍器件和變壓器T1組成的單雙變換電路形成HDB3碼，并從BNC2插頭輸出。2.2方案二：基于CPLD的HDB3編解碼器2.2.1CPLD介紹CPLD是ComplexPLD的簡稱，顧名思義，其是一種較PLD為復(fù)雜的邏輯元件。CPLD是一種整合性較高的邏輯元件。由于具有高整合性的特點，故其有性能提升，可靠度增加，PCB面積減少及成本下降等優(yōu)點。CPLD元件，基本上是由許多個邏輯方塊（LogicBlocks）所組合而成的。而各個邏輯方塊均相似于一個簡單的PLD元件（如22V10）。邏輯方塊間的相互關(guān)系則由可變成的連線架構(gòu)，將整個邏輯電路合成而成。常見的CPLD元件有Altera公司的Max5000及Max7000系列。Cypress的Max340及Flash370系列等，一般來說CPLD元件的可邏輯閘數(shù)（gatecount）約在1000~7000Gate之間。2.2.2HDB3編譯碼規(guī)則HDB3碼是AMI碼的改進型，稱為三階高密度雙極性碼，它克服了AMI碼的長連0串現(xiàn)象，有利于提取位定時信號。其編碼規(guī)則如下：（1）當信碼的連“0”個數(shù)不超過3時，仍按AMI碼的規(guī)則編，即傳號極性交替；（2）當連“0”個數(shù)超過3時，則將第4個“0”改為非“0”脈沖，記為+V或-V，稱之為破壞脈沖。相鄰V碼的極性必須交替出現(xiàn)，以確保編好的碼中無直流；（3）為了便于識別，V碼的極性應(yīng)與其前一個非“0”脈沖的極性相同，否則，將四連“0”的第一個“0”更改為與該破壞脈沖相同極性的脈沖，并記為+B或-B；（4）破壞脈沖之后的傳號碼極性也要交替。例如：代碼：1000010000110000l1AMI碼：-10000+10000-1+10000-1+1HDB3碼：-1000-V+1000+V-1+1-BOO-V+l-1其中的土V脈沖和土B脈沖與±1脈沖波形相同，用V或B符號的目的是為了示意是將原信碼的“0”變換成“1”碼的。HDB3碼的編碼規(guī)則比較復(fù)雜，但譯碼簡單。每一個破壞符號V總是與前一非0符號同極性，從收到的符號序列中可以容易地找到破壞點V，于是也斷定V符號及其前面的3個符號必是連0符號，從而恢復(fù)4個連0碼，再將所有-1變成+1后便得到原消息代碼。綜上方案一和方案二可知，在設(shè)計方法上方案二較方案一簡單、價格便宜，通俗易懂；在性能調(diào)試方面后者也較前者靈活，且穩(wěn)定可靠。所以，本文采用方案二對HDB3編解碼電路進行設(shè)計。第3章HDB3編譯碼電路的設(shè)計HDB3編碼器的設(shè)計HDB3編碼器原理在數(shù)字通信系統(tǒng)中，有時不經(jīng)過數(shù)字基帶信號之間的變換，只由終端設(shè)備進行信息與數(shù)字基帶信號之間的變換，然后直接傳輸數(shù)字基帶信號。數(shù)字基帶信號的形式有許多種，在基帶傳輸中經(jīng)常采用AMI碼(符號交替反轉(zhuǎn)碼)和HDB3碼(三階高密度雙極性碼)。1.傳輸碼型：在數(shù)字復(fù)用設(shè)備中，內(nèi)部電路多為一端接地，輸出的信碼一般是單極性非歸零信碼。這種碼在電纜上長距離傳輸時，為了防止引進干擾信號，電纜的兩根線都不能接地(即對地是平衡的)，這里就要選用一種適合線路上傳輸?shù)拇a型，通常有以下幾點考慮：在選用的碼型的頻譜中應(yīng)該沒有直流分量，低頻分量也應(yīng)盡量少。這是因為終端機輸出電路或再生中繼站都是經(jīng)過變壓器與電纜相連接的，而變壓器是不能通過直流分量和低頻分量的。傳輸型的頻譜中高頻分量要盡量少，這是因為電纜中信號線之間的串話在高頻部分更為嚴重，當碼型頻譜中高頻分量較大時，限制了信碼的傳輸距離或傳輸質(zhì)量。碼型應(yīng)便于再生定時電路從碼流中恢復(fù)位定時，若信號連“0”較長，則等效于一段時間沒有收脈沖，恢復(fù)位定時就困難，所以應(yīng)該使變換后的碼型中連“0”較少。設(shè)備簡單，碼型變換容易實現(xiàn)。選用的碼型應(yīng)使誤碼率較低。雙極性基帶信號波形的誤碼率比單級性信號低。根據(jù)這些原則，在傳輸線路上通常采用AMI碼和HDB3碼。2.AMI碼用“0”和“1”代表傳號和空號。AMI碼的編碼規(guī)則是“0”碼不變，“1”碼則交替地轉(zhuǎn)換為-1和+1。當碼序列是100100011101，AMI碼為：+100-1000+1-1+10-1。通常脈沖寬度為碼元寬度的一半，這種碼型交替出現(xiàn)正、負極脈沖，所以沒直流分量，低頻分量也很少，它的頻譜如圖8-1所示，AMI碼的能量集中于f0/2處(f0為碼速率)。這種碼的反變換也很容易，在再生信碼時，只要將信號整流，即可將“-1”翻轉(zhuǎn)為“+1”，恢復(fù)成單極性碼。這種碼未能解決信碼中經(jīng)常出現(xiàn)的長連“0”的問題。HDB3碼的編碼規(guī)則HDB3碼的編碼規(guī)則是：當沒有4個或4個連續(xù)的“0”碼時，就按AMI碼規(guī)則編碼；當出現(xiàn)4個或4個連續(xù)的“0”碼時，每4個連續(xù)“O”的第一個“0”的變化應(yīng)視它前面相鄰的“1”的情況而定，如果它的前一個“1”的極性與前一個破壞點的極性相反而本身就是破壞點，則4個連續(xù)的“0”的第一個仍保持“0”；如果它的前一個“1”的極性與前一個破壞點的極性相同而本身就是破壞點，則第一個“0”改為“1”。這一規(guī)則保證了相繼破壞點具有交替的極性，因而不會引入直流成分。4個連續(xù)“0”的第2,3個總是“0”。4個連續(xù)的“0“的第4個改為“1”，而極性與它前一個“1”的極性相同（破壞點極性交替規(guī)則）。在接收端，如果相繼接收到兩個極性相同的“1”它的前面有3個連續(xù)的“0”則將后一個“1”改為“0”如果它的前面有2個連續(xù)的“0”，則將前后兩個“1”改為“0”，這樣就恢復(fù)了原來的數(shù)據(jù)信號。HDB3碼編碼原理框圖如圖3-1所示圖3-1HDB3碼編碼原理框圖HDB3編碼器的設(shè)計5級偽隨機碼的產(chǎn)生：用原理圖輸入法，5級偽隨機碼電路如圖3-2所示

圖3-25級偽隨機碼電路對以上偽隨機碼電路圖進行編譯、時序仿真，最后包裝入庫。則5級偽隨機碼的時序仿真圖和包裝入庫元件分別如圖3-3,3-4所示。Ref:|匚1.匚1酒；曲「「舊：■Xelk:-nrz5IETime:|l53Einr ]Interval:|l53Einr ]0.0nsValue-IETime:|l53Einr ]Interval:|l53Einr ]0.0nsValue-J, 100.0ns 200.0ns圖3-35級偽隨機碼的時序仿真圖3-45級偽隨機碼的包裝入庫元件HDB3編碼電路的設(shè)計，HDB3編碼電路如圖3-5所示。在同步時鐘的作用下，輸入的NRZ碼流經(jīng)過HDB3編碼電路輸出兩路單極性碼，這兩路單極性碼再送到“單/雙極性變換”電路，產(chǎn)生出雙極性歸零碼。實驗板上已設(shè)有單/雙極性變換電路。

圖3-5HDB3編碼電路3.HDB3編碼原理圖輸入電路的設(shè)計綜上5級偽隨機碼和HDB3編碼電路的包裝入庫元件，可用原理圖輸入HDB3編碼器電路，如圖3-6所示。圖3-6HDB3編碼器電路通過對HDB3編碼器電路編譯，時序仿真和包裝入庫。則HDB3編碼器的時序仿真圖和包裝入庫元件分別如圖3-7,3-8所示。旬AclklB旬AclklBnrz5-4^-hy-hxclk80L 1叫D「店 W叫Dnm 如口.pnz 4D叩「店 5叫D「舊 即DJi—r圖3-7HDB3編碼器的時序仿真圖圖3-8HDB3編碼器的包裝入庫元件HDB3譯碼器的設(shè)計3.2.1HDB3譯碼器的原理從HDB3編碼原理可知信碼的V脈沖總是與前一個非零脈沖同極性。因此，在接收到的脈沖序列中可以很容易辨認破壞點V,于是斷定V符號及前面三個符號必是連“0”符號，從而恢復(fù)四個連“0”碼，即可以得到原信息碼。HDB3譯碼的電路原理框圖如圖3-9所示。圖3-9HDB3碼譯碼原理框圖框圖的各部分功能如下：（1） 雙/單極性變換電路傳輸線來的HDB3碼加入本電路，輸入端與外電路匹配，經(jīng)電壓比較器將雙極性脈沖分成兩路但極性的脈沖。（2） 判決電路本電路選用合適的判決電平去除信碼經(jīng)信道傳輸之后引入的干擾信號。信碼經(jīng)判決電路之后成為半占空的兩路信號，相加后成為一路但極性歸零信碼。送到定時恢復(fù)電路和信碼再生電路。（3） 破壞點檢測電路本電路輸入H+和H-兩個脈沖序列。由HDB3編碼規(guī)則已知在破壞點出會出現(xiàn)相同極性的脈沖就是說這時B+和B-不是依次而是連續(xù)出現(xiàn)的，所以可以由此測出破壞點。本電路在V脈沖出現(xiàn)的時刻有輸出脈沖。（4）去除取代電路在V碼出現(xiàn)的時刻將信碼流中的V碼及它前面的第三位碼置為“0”，去掉取代節(jié)之后，再將信號整形即可恢復(fù)原來信碼。破壞點檢測與去除取代節(jié)電路一起完成信碼再生功能。定時是恢復(fù)電路由隨機序列的功率譜可知，次功率譜中包含連續(xù)譜和離散譜。若信號為雙極性并且兩極性波形等概率出現(xiàn)時P=1-P，則在的表達式中后兩項為0，沒有離散譜存在，這對于定時回復(fù)是不利的。所以先將信碼整流為單極性嗎碼，在送入到定時恢復(fù)電路，用濾波法有信碼提取位定時。HDB3譯碼器的設(shè)計用原理圖輸入法：HDB3碼的譯碼的實際電路如圖3-11所示，而其中的HDB3-OFF模塊內(nèi)部電路如圖3-10所示。圖3-10HDB3-OFF模塊內(nèi)部電路圖3-11HDB3碼的譯碼的實際電路對圖3-12HDB3碼的譯碼的實際電路進行編譯，時序仿真，最后包裝入庫。則HDB3譯碼器時序仿真和包裝入庫元件分別如圖3-12和3-13所示。

Ref:|279.2nsName:hyhxclk8-4^nrz5Ref:|279.2nsName:hyhxclk8-4^nrz5-hxyclkout]EETime:|242口「舊]Interval:100.Uns200.Uns279.2nsI300.0i圖3-12HDB3譯碼器時序仿真hdt>3ymdlHX>一HXHXY-4HXYHT>一HYNRZS-4HRZ5CLKS；:一CLKSCLKOUT-4CLKOUTO圖3-13HDB3譯碼器包裝入庫元件3.3引腳鎖定以上對HDB3編譯碼器的仿真測試正確無誤，就應(yīng)該將設(shè)計編程下載到選定的目標器件中作進一步的硬件測試，以便最終了解設(shè)計項目的正確性。這就要根據(jù)開發(fā)板的要求對設(shè)計項目的輸入輸出引腳賦予確定的引腳號，以便對其進行測試。通過選擇MAX+plusII—Complier菜單，進入編輯窗口，然后在“Assign”項中選擇“Pin/Location/Chip”選項在彈出的窗口中輸入要鎖定的引腳。最后進行全程編譯，就將引腳信息編輯進去了。則引腳鎖定表如表3-14所示。表3-14引腳鎖定表NodeNamePinClk1683nrz516Clk812Hx17Hy21Hxy20clkout64

第4章編程下載和測試-Inix|選“MAX+plusII”選項中的“Programmer”項。在Programmer窗口中選“Option”項中的硬件設(shè)置項“HardwareSetup”，在其下拉窗口中選“Byteblaster（MV）”。將實驗板連接好，接好電源，單擊“Configure”即可進行編程下載。下載完備，下載界面如圖4-1所示。-Inix|ProgrammerProgramFSecurityBitExamineFile：hehe.pofDevice：EPM7128SLC8^I-15Checksum：001ClABCMAX+plusII-ProgramFSecurityBitExamineFile：hehe.pofDevice：EPM7128SLC8^I-15Checksum：001ClABCMAX+plusII-Programmer1卞我臾^rnnrammRri2SJ2of2I—HDB3鐘M8.4'（T7P），HY瞄用的踽城/FPGA為U1，28P）偽隨機碼為5級（[i￡羅HDB3（21P），最終的hDb3雙極性歸零碼從97[0]全局時鐘為16.9344MHZ（83P），HDB3時的兩路單極性歸零碼輸出HX31輸出。HDB3譯碼實現(xiàn)使用的CPLD/FPGA為EHDB3編碼結(jié)果作為譯碼信號源，利用同軸電纜連接J31和J32，短接SW32的1-3，2-4，將極性分離后的Hx、Hy送到U2。短路CLK-J15的3-4，將恢復(fù)的8.4672MHZ同步時鐘送到U2全局時鐘12P，在進入HDB3-OFF模塊前需要加延遲，并由P64作為引出端，Hxy單極性合成碼由P20引出，譯碼后的5級NRZ偽隨機碼由P60引出。用雙蹤示波器檢測HDB3編碼和譯碼，在誤差允許的范圍內(nèi)編碼前輸入的偽隨機碼和譯碼輸出的偽隨機碼在同一個周期內(nèi)相同且有一定的延遲。說明測試成功。結(jié)論本文設(shè)計的HDB3編譯碼方案具有硬件設(shè)計簡單實用，成本低等特點，同時由于CPLD器件可以通過JTAG端口的在線編程，因而可以改變CPLD內(nèi)部的控制程序以達到設(shè)計目的。最后通過可編程邏輯器件EPM7064LC84-15下載、測試，完全符合編譯碼規(guī)律。實踐表明，運用CPLD來實現(xiàn)HDB3編譯碼器與采用專用集成電路相比，不僅給調(diào)試帶來方便，而且可以把該電路及其他電路集成在同一塊CPLD芯片中，減少了外接元件，提高了系統(tǒng)集成度和工作效率。該編碼器能進行并行發(fā)送編碼和接收譯碼