ASICDesign復(fù)旦大學(xué)專用集成電路共個

會計學(xué)1ASICDesign復(fù)旦大學(xué)專用集成電路共個課程安排專用集成電路的測試方法Design-for-TestBasics2周可編程ASIC可編程ASIC器件的結(jié)構(gòu),資源,分類和開發(fā)系統(tǒng)1周Xilinx,Altera可編程器件2周第1頁/共41頁第一章專用集成電路概述1.1通用集成電路和專用集成電路通用集成電路:市場上能買到的具有通用功能的集成電路74系列,4000系列,Memory,CPU等專用集成電路ASIC(ApplicationSpecificIntegratedCircuits)SUNSPARCWorkstation中的9塊電路,某些加密電路等第2頁/共41頁第一章專用集成電路概述專用標準電路ASSP(Application-SpecificStandardProducts)Modem芯片,DVDdecoder,VCDdecoder,audioDAC,MotorServoDSP等第3頁/共41頁第一章專用集成電路概述1.2集成電路發(fā)展簡史第4頁/共41頁第一章專用集成電路概述1.3專用集成電路的類型及特點分為三類全定制（FullCustom）半定制（Semi-Custom）可編程(Programable)第5頁/共41頁第一章專用集成電路概述1.3.1全定制（FullCustom）生產(chǎn)上不預(yù)加工設(shè)計上無預(yù)處理和預(yù)編譯的單元庫，全人工版圖設(shè)計1.3.2基于單元的ASIC（Cell-BasedASIC）是利用預(yù)先設(shè)計好的單元進行版圖設(shè)計的，有兩種類型，一種是標準單元（StandardCell）另一種單元稱為宏單元（Macro）或核心（Core）單元。第6頁/共41頁第一章專用集成電路概述1.3.2基于門陣的ASIC（GateArrayASIC1.3.4可編程邏輯器件PLD(ProgrammableLogicDevice)PALGALPLAFPGACPLD第7頁/共41頁第一章專用集成電路概述1.3.5各種ASIC類型的優(yōu)缺點比較第8頁/共41頁第一章專用集成電路概述1.4集成電路設(shè)計和制造過程設(shè)計過程制定規(guī)范(SPEC)系統(tǒng)設(shè)計(SystemDesign)電路設(shè)計(CircuitDesign)版圖設(shè)計(LayoutDesign)制造過程制版掩膜版制造(MASK)流片(Fab)光刻,生長,擴散,摻雜,金屬化,蒸鋁等產(chǎn)生Pn結(jié),NPN結(jié)構(gòu),MOS電阻,電容等第9頁/共41頁第一章專用集成電路概述制造過程測試(Testing)以Spec和TestVector為標準檢測制造出的芯片是否滿足設(shè)計要求封裝(Packaging)磨片劃片(Sawing)鍵合(WireBonding)包封(Packaging)形式：DIP,QFP,PLCC,PGA,BGA,FCPGA等第10頁/共41頁集成電路設(shè)計過程第11頁/共41頁第一章專用集成電路概述1.5ASIC技術(shù)現(xiàn)狀和發(fā)展趨勢摩爾規(guī)律:每十八個月,集成度增加一倍,速度上升一倍,器件密度上升一倍第12頁/共41頁第一章專用集成電路概述專用集成電路預(yù)測與發(fā)展SOC(Systemonachip)工藝(Process)由0.35um,0.25um,0.18um進入0.13um,0.10um即高速,低壓,低功耗EDA設(shè)計工具與設(shè)計方法必須變革以適應(yīng)深亞微米工藝的發(fā)展(如SinglePass,PhysicalSynthesis等)可編程器件向更高密度,更大規(guī)模和更廣泛的領(lǐng)域發(fā)展(如MixedSignal)MCMAnalog電路--高速,高精度,低功耗,低電壓ASIC產(chǎn)品的發(fā)展動向內(nèi)嵌式系統(tǒng)(EmbededSystem)(自動控制,儀器儀表)計算機,通訊結(jié)合的系統(tǒng)芯片(CableModem,1G)多媒體芯片(MpegDecoderEncoder,STB,IA)人工智能芯片光集成電路第13頁/共41頁第二章ASIC設(shè)計流程和方法2.1概述設(shè)計過程分電路設(shè)計---前端設(shè)計版圖設(shè)計---后端設(shè)計設(shè)計流程(方法)分自底向上(BottomUp)自頂向下(TopDown)數(shù)字集成電路設(shè)計行為方面結(jié)構(gòu)方面物理方面第14頁/共41頁第二章ASIC設(shè)計流程和方法2.1概述設(shè)計策略設(shè)計描述自動化設(shè)計的綜合方法設(shè)計驗證方法深亞微米設(shè)計方法和EAD工具的發(fā)展第15頁/共41頁第二章ASIC設(shè)計流程和方法2.2設(shè)計描述描述方面行為描述結(jié)構(gòu)描述物理描述設(shè)計抽象的層次系統(tǒng)算法級寄存器傳輸級(RTL級)邏輯級和電路級最低層的晶體管級電路第16頁/共41頁第二章ASIC設(shè)計流程和方法2.2.1.硬件描述語言HDL(HardwareDescriptionLanguage)VHDL

VHDL描述能力強，覆蓋面廣，可用于多種層次的電路描述，VHDL的硬件描述與工藝技術(shù)無關(guān)，·不會因工藝變化而使描述無效。VHDL支持設(shè)計再利用(Reuse)方法，支持超大規(guī)模集成電路設(shè)計的分解和組合。可讀性好，易于理解,國際標準,具備通用性。第17頁/共41頁第二章ASIC設(shè)計流程和方法VHDL設(shè)計描述由五種基本設(shè)計單元組成設(shè)計實體說明(Entitydeclaration)結(jié)構(gòu)體(Architecturebody)配置說明(Configurationdeclaration)集合元說明(Packagedec1aration)集合元(Packagebody)第18頁/共41頁第二章ASIC設(shè)計流程和方法ENTITYmuxISGENERIC(m:TIME:=2ns);PORT(in1,in2,sel:INBIT; out1:OUTBIT);ENDmux;--設(shè)計實體說明第19頁/共41頁第二章ASIC設(shè)計流程和方法AECHITECTUREtwown1OFmuxISBEGIN IFsel=‘1’THENout1<=1; ELSEout1<=in2AFTERm;ENDtwown1;--行為描述第20頁/共41頁第二章ASIC設(shè)計流程和方法AECHITECTUREtwown2OFmuxISBEGIN NOT:Sb=U0(sel); AND2:S1=U1(sel,in1); AND2:S2=U2(Sb,in2); OR:out1=U3(s1,s2);ENDtwown2;--結(jié)構(gòu)描述1第21頁/共41頁第二章ASIC設(shè)計流程和方法AECHITECTUREtwown3OFmuxISBEGIN NOT:Sb=U0(sel); NAND2:S1=U1(sel,in1); NAND2:S2=U2(Sb,in2); NAND:out1=U3(s1,s2);ENDtwown3;--結(jié)構(gòu)描述2第22頁/共41頁VHDL設(shè)計環(huán)境第23頁/共41頁第二章ASIC設(shè)計流程和方法VerilogHDL能用于行為描述和結(jié)構(gòu)描述，電路描述同時可以包含不同層次，且能和混合模式的模型一起進行模擬Verilog使用四值邏輯，即0，l，X和Z，·其中“X”為不定態(tài)，Z為懸空態(tài)使用的基本數(shù)據(jù)類型是"與"和"寄存器"。第24頁/共41頁第二章ASIC設(shè)計流程和方法2.2.2行為描述(算法描述)舉例一位全加器第25頁/共41頁第二章ASIC設(shè)計流程和方法Verilog-HDL描述進位算法描述modulecarry(co,a,b,c); outputco; inputa,b,c;wire#10co=(a&b)|(a&c)|(b&c)endmodule第26頁/共41頁第二章ASIC設(shè)計流程和方法2.23結(jié)構(gòu)描述RTL(registerTransferLevel)級門級(GateLevel)開關(guān)級(SwitchLevel)電路級(CircuitLevel)4位加法器的結(jié)構(gòu)描述第27頁/共41頁第二章ASIC設(shè)計流程和方法 4位加法器的結(jié)構(gòu)描述moduleadd4(s,c4,ci,a,b); input[3:0]a,b; inputci; output[3:0]s; outputc4; wire[2:0]co; adda0(co[0],s[0],a[0],b[0],ci); adda1(co[1],s[1],a[1],b[1],c[0]); adda1(co[2],s[2],a[2],b[2],c[2]); adda1(co4,s[3],a[3],b[3],co[2]);endmodule第28頁/共41頁

moduleadd(co,s,a,b,c); inputa,b,c; outputs,co; sums1(s,a,b,c); carryc1(co,a,b,c);endmodulemodulecarry(co,a,b,c); inputa,b,c; outputco; wirex,y,z; andg1(x,a,b); andg2(y,a,c); andg3(z,b,c) or3g4(co,x,y,z)endmodule第29頁/共41頁第二章ASIC設(shè)計流程和方法

開關(guān)級描述(1)modulecarry(co,a,b,c);inputa,b,c;outputco;wireil,i2,i3,i4,i5,i6;nmosnl(i3,i4,a);nmosn2(i4,vss,b);nmosn3(i3,i5,b);nmosn4(i5,vss,c);nmosn5(i3,i6,a);nmosn6(i6,vss,c);nmosn7(co,vss,i3);pmospi(il,vdd,a);

pmosp2(i2,il,b);pmosp3(i3,i2,c);pmosp4(il,vdd,b);pmosp5(i2,il,c);pmosp6(i3,i2,a);pmosp7(co,vdd,i3);endmodule第30頁/共41頁第31頁/共41頁第二章ASIC設(shè)計流程和方法

開關(guān)級描述(2)modulecarry(co,a,b,c);inputa,b,c;outputco;wireil,i2,i3,i4,en;nmosnl(il,vss,a);nmosn2(il,vss,b);nmosn3(en,il,c);nmosn4(i2,vss,b);nmosns(en,i2,a);pmospl(i3,vdd,b);.pmosp2(en,i3,a);pmosp3(cn,i4,c);pmosp4(i4,vdd,b);pmosp5(i4,vdd,a);pmosp6(co,vdd,en);pmosn6(co,vss,en);endmodule第32頁/共41頁第33頁/共41頁第二章ASIC設(shè)計流程和方法2.2.4物理描述moduleadd4;inputa[3:0],b[3:0];inputci;outputs[3:0],outpuc4;boundary[0,0,100,400];portporta[0]aluminumwidth=lorigin=[0,25];portb[0]aluminumwidth=lorigin=[0,75];portcipolysiliconwidth=lorigin=[50,0];porta[0]aluminumwidth=laddsoorigin=[0,0]adda1origin=[0,100]endmodule第34頁/共41頁第二章ASIC設(shè)計流程和方法2.3設(shè)計流程2.3.1bottom-Up自底向上(Bottom-Up)設(shè)計是集成電路和PCB板的傳統(tǒng)設(shè)計方法,該方法盛行于七、八十年設(shè)計從邏輯級開始，采用邏輯單元和少數(shù)行為級模塊構(gòu)成層次式模型進行層次設(shè)計，從門級開始逐級向上組成RTL級模塊，再由若于RTL模塊構(gòu)成電路系統(tǒng)對于集成度在一萬門以內(nèi)的ASIC設(shè)計是行之有效的,無法完成十萬門以上的設(shè)計設(shè)計效率低、周期長，一次設(shè)計成功率低第35頁/共41頁第36頁/共41頁第二章ASIC設(shè)計流程和方法2.3設(shè)計流程2.3.2Top-Down設(shè)計Top