超大規(guī)模集成電路

主講教師：魯迎春學(xué)分：2.5超大規(guī)模集成電路章節(jié)安排第1章

VLSI設(shè)計概述第2章VLSI設(shè)計方法第3章硬件描述語言第4章邏輯綜合第5章可編程邏輯器件第6章設(shè)計實例第7章自動布局、布線及SOC簡介P3VLSI設(shè)計基本流程P4課程內(nèi)容與學(xué)時分配章節(jié)授課內(nèi)容學(xué)時課時數(shù)實驗學(xué)時數(shù)一VLSI設(shè)計概述44/二VLSI設(shè)計方法；VLSI設(shè)計流程44/三硬件描述語言的基本概念、語法和用法；Modelsim仿真軟件介紹862（Modelsim仿真）四邏輯綜合的一般概念和方法；邏輯綜合軟件介紹（FPGA）642（Synplify/Pro）五可編程邏輯器件基本知識和開發(fā)環(huán)境QuartusⅡ介紹1064（QuartusⅡ）六設(shè)計實例（乘法器、FIR濾波器）44/七SoC基本概念，自動布局布線的基本概念，VLSI設(shè)計的發(fā)展方向44/合計總學(xué)時數(shù)40328P5課程基本要求掌握VLSI設(shè)計的基本概念、專業(yè)術(shù)語及含義（基本常識）掌握VLSI設(shè)計方法及相關(guān)設(shè)計流程（ASIC、FPGA）掌握硬件描述語言在VLSI設(shè)計中的使用（VHDL）掌握邏輯綜合的基本知識及相關(guān)流程（綜合方法、綜合工具）掌握可編程邏輯器件基本知識和開發(fā)環(huán)境（QuartusII）掌握SOC的基本概念與自動布局、布線的基本流程P6選用教材和參考書目選用教材：《EDA技術(shù)及應(yīng)用教程》：梁勇等著，機(jī)械工業(yè)出版社主要參考書目：《專用集成電路設(shè)計與電子設(shè)計自動化》:路而紅著，清華大學(xué)出版社《集成電路設(shè)計CAD/EDA實用教程》:韓雁等著,機(jī)械工業(yè)出版社《大規(guī)模集成電路原理與設(shè)計》:甘學(xué)溫，賈嵩著,機(jī)械工業(yè)出版社《SOC設(shè)計方法與實現(xiàn)》:郭煒，郭箏著,電子工業(yè)出版社《IC設(shè)計基礎(chǔ)》:任艷穎、王彬著,西安電子科技大學(xué)出版社《VLSI設(shè)計》:王志功、朱恩編著,電子工業(yè)出版社《電子設(shè)計自動化與IC設(shè)計》:李東生編著,高等教育出版社《VLSI設(shè)計基礎(chǔ)》:李偉華編著,電子工業(yè)出版社《VISL設(shè)計導(dǎo)論》:沈緒榜，杜敏著,高等教育出版社《AlteraFPGA/CPLD設(shè)計》:吳繼華，王誠編著,人民郵電出版社《FPGA系統(tǒng)設(shè)計與實踐》:黃智偉編,電子工業(yè)出版社《VerilogHDL實用教程》:張明編,電子科技大學(xué)出版社《電子設(shè)計自動化應(yīng)用技術(shù)》:路而紅著,高等教育出版社P7平時成績30％出勤、課后練習(xí)（15%）實驗出勤、報告（15%）考核成績70％：閉卷筆試課程代碼：10004288授課方式：多媒體教學(xué)+實驗教學(xué)上課地點：西二505

上課時間：1～9周（周二：3-4節(jié)；周四：1-2節(jié))實驗地點、時間：逸夫樓10樓機(jī)房(根據(jù)課程進(jìn)度安排）實驗內(nèi)容：Modelsim、Synplify/Pro、QuartusII工具使用考試時間：約課程結(jié)束后1～3周（自主安排）Email:Luyingc2000@考試&實驗P8課程關(guān)鍵詞IC：IntegratedCircuit抽象是指將系統(tǒng)邏輯與性能的設(shè)計要求轉(zhuǎn)化為具體物理版圖最終實現(xiàn)流片的過程。（設(shè)計要求→版圖）具體是指通過一系列特定的加工工藝，將晶體管等有源器件、電容和電阻等無源器件，按照一定的電路互連，“集成”在一塊半導(dǎo)體單晶片（如硅或砷化鎵）上，封裝在一個外殼內(nèi)，執(zhí)行特定電路或系統(tǒng)功能。

（設(shè)計→加工→封裝等）

VLSI：VeryLargeScaleIntegratedCircuit

（設(shè)計規(guī)模）SOC：Systemonchip

（設(shè)計結(jié)構(gòu)）SOPC：Systemonprogrammablechip

（設(shè)計結(jié)構(gòu)）VDSM：VeryDeepSub-micron

（加工工藝）Topdown：自頂向下（設(shè)計方法）EDA：ElectronicDesignAutomation

（設(shè)計工具）FPGA：FieldProgrammableGatearray（當(dāng)前最流行的數(shù)字電路設(shè)計平臺）P9應(yīng)用領(lǐng)域VLSI民用通信學(xué)習(xí)娛樂軍用領(lǐng)域生物科技P10IC設(shè)計公司世界10強(qiáng)(Fabless)排名200020012002200320072008200920101XilinxQualcommQualcommQualcommQualcommQualcommQualcommQualcomm2AlteraNvidaNvidiaNvidiaAMDAMDAMDBroadcom3QualcommXilinxXilinxBroadcomNvidiaBroadcomBroadcomAMD4BroadcomVIABroadcomATIBroadcomNvidiaMediaTekMarvell5VIABroadcomMediaTekXilinxMarvellMarvellNvidiaMediaTek6NvidiaAlteraVIAMediaTekMediaTekMediaTekMarvellNvidia7PMCConexantAlteraSandiskXilinxXilinxXilinxXilinx8SandiskATIATIAlteraAlteraAlteraAlteraAltera9ATIMediaTekConexantMarvellConexantQlogicQlogicQlogic10SSTQlogicSandiskConexantQlogicConexantConexantConexantP11IC設(shè)計公司中國10強(qiáng)

排名20072009201020121華大集成中天聯(lián)科展訊通信展訊通信2海思半導(dǎo)體銳迪科微電子海思半導(dǎo)體銳迪科微電子3展訊通信展訊通信銳迪科比亞迪4大唐微電子華潤矽科格科微電子泰景信息5珠海炬力瑞芯微電子國民技術(shù)格科微電子6華潤矽科大唐微電子泰景信息聯(lián)芯科技7杭州士蘭微中星微中星微電子國民技術(shù)8中星微電子國民技術(shù)大唐微電子海思半導(dǎo)體9上海華虹晶門科技瑞芯微電子深圳國微10同方微電子杭州國芯華大集成中星微電子其他：華為、中興、上海新茂、中芯微電子、38所、43所等、清華微電子所、復(fù)旦微電子所等。

P12世界著名EDA軟件供應(yīng)商CadenceIC設(shè)計系列工具SynopsysIC設(shè)計系列工具M(jìn)entorGraphicsIC設(shè)計系列工具AlteraFPGA設(shè)計工具M(jìn)athWorks-Matlab系統(tǒng)仿真工具SynplicityFPGA/CPLD綜合工具華大Panda系統(tǒng)-ZeniIC設(shè)計系列工具P13專業(yè)術(shù)語IC（IntegratedCircuit）:集成電路VLSI（VeryLargeScaleIntegration）：超大規(guī)模集成電路VDSM（VeryDeepSub-Micron）:超深亞微米(<=0.25um)ASIC（ApplicationSpecificIntegratedCircuit）:專用集成電路ASSP（ApplicationSpecificStandardProducts）:專用標(biāo)準(zhǔn)產(chǎn)品EDA（ElectronicDesignAutomation）：電子設(shè)計自化ESDA（ElectronicSystemDesignAutomation）:電子系統(tǒng)設(shè)計自動化技術(shù)IP（IntellectualProperty）：指知識產(chǎn)權(quán)、著作權(quán)SOC（Systemonachip）:片上系統(tǒng)（基于IP的半定制設(shè)計方法）PGA(PinGridArray)：陣柵(網(wǎng)格）陣列BGA（BallGridArray）:球柵(網(wǎng)格）陣列EDIF（ElectronicDesignInterchangeFormat）：電子設(shè)計網(wǎng)表格式NRE（Non-RecurringEngineering）：非重復(fù)性工程成本或一次性工程成本GA（GateArray）:門陣列P&R（PlaceandRoute）:布局布線LVDS（Lowpowerdifferentialsignaling）：低電壓差分信號ESD（Electro-Staticdischarge）：靜電釋放EMI(Electro-magneticInterference)：電磁干擾Foundry：工藝生產(chǎn)線RTL（registerTransferlever）：寄存器傳輸級ISP（In-SystemProgrammability）：在系統(tǒng)可編程SOPC（Systemonprogrammablechip）:可編程片上系統(tǒng)P14CPLD（ComplexProgrammableLogicDevice）:復(fù)雜可編程邏輯器件FPGA（FieldProgrammableGateArray）:現(xiàn)場可編程門陣列GAL（GenericArrayLogic）:通用陣列邏輯LUT（Look-UpTable）:查找表VerilogHDL：一個專用的、高級的、基于文本的設(shè)計輸入語言VHDL：VHSIC硬件描述語言，高級的基于文本的設(shè)計輸入語言DRC（Designrulecheck）：設(shè)計規(guī)則檢查ERC（Electricrulecheck）：電路規(guī)則檢查RTL（RegeisterTransferLevel）：寄存器傳輸級LVS（LayoutVsSchematiccheck）：網(wǎng)表一致性檢查

其他專業(yè)詞匯請同學(xué)們在課程學(xué)習(xí)過程中積累！專業(yè)術(shù)語P15第1章VLSI概述1.1晶體管與集成電路的發(fā)展1.2摩爾定律(Moreˊslaw)1.3EDA技術(shù)的發(fā)展1.4IC產(chǎn)業(yè)的分工1.5VLSI設(shè)計方法學(xué)1.6深亞微米技術(shù)的挑戰(zhàn)P16

1.1晶體管與集成電路的發(fā)展1.1.1半導(dǎo)體集成電路的出現(xiàn)與發(fā)展1.1.2集成電路基本概念1.1.3集成電路發(fā)展的特點P171947～1948年：貝爾實驗室公布了世界上第一只晶體三極管（點接觸）—“20世紀(jì)最偉大發(fā)明”，標(biāo)志電子管向晶體管過渡，從此電路進(jìn)入晶體管時代。1947年貝爾（Bell）實驗室的肖克萊、沃爾特·布拉登和約翰·巴爾用幾條金屬箔片、一塊半導(dǎo)體材料和一個紙架構(gòu)成的一個模型：具有傳導(dǎo)、放大和開關(guān)電流的作用。稱之為“點接晶體管放大器”。（1956年美國貝爾實驗室三人獲諾貝爾獎）1.1.1半導(dǎo)體集成電路的出現(xiàn)與發(fā)展

“點接晶體管放大器”P181948年，威廉·肖克萊（WilliamShockley)—“晶體管之父”，提出結(jié)型晶體管的想法；1951年，威廉·肖克萊領(lǐng)導(dǎo)的研究小組成功研制出第一個可靠的單晶鍺NPN結(jié)型晶體管；（溫度特性差、提純度差、表面防護(hù)能力差(穩(wěn)定性差））1952年，英國皇家雷達(dá)研究所的達(dá)默第一次提出“集成電路”的設(shè)想；1958年美國德克薩斯儀器公司基爾比為首的小組研制出世界上第一塊集成電路了雙極型晶體管（由12個器件組成的相移振蕩和觸發(fā)器集成電路），并于1959年公布—這就是世界上最早的集成電路，是現(xiàn)代集成電路的雛形或先驅(qū)；（基爾比于2000年獲得諾貝爾物理學(xué)獎）1960年成功制造出MOS管集成電路（硅基）；1965年戈登·摩爾發(fā)表預(yù)測未來集成電路發(fā)展趨勢的文章，就是“摩爾定律”的前身；1968年Intel公司誕生；1971年，INTEL公司推出1024位（1k）DRAM，標(biāo)志著大規(guī)模集成電路出現(xiàn)；1978年，64kbitRAM的出現(xiàn)，標(biāo)志著集成電路進(jìn)入超大規(guī)模時代。發(fā)展史P19集成電路的發(fā)展除了物理原理外還得益于許多新工藝的發(fā)明：50年美國人奧爾和肖克萊發(fā)明的離子注入工藝；56年美國人富勒發(fā)明的擴(kuò)散工藝；60年盧爾和克里斯坦森發(fā)明的外延生長工藝；70年斯皮勒和卡斯特蘭尼發(fā)明的光刻工藝，使晶體管從點接觸結(jié)構(gòu)向平面結(jié)構(gòu)過渡并給集成電路工藝提供了基本的技術(shù)支持。因此，從70年代開始，第一代集成電路才開始發(fā)展并迅速成熟。集成電路規(guī)模（Scale）的發(fā)展：SSI（SmallScale):1958年制造出包含12個晶體管的小規(guī)模集成電路（基本的“與非”或“非門”電路）；MSI:1966年發(fā)展到集成度為100～1000個晶體管的中規(guī)模集成電路(計數(shù)器、譯碼器）；LSI:1967-1973年，研制出1000個～10萬個晶體管的大規(guī)模集成電路（16位處理器，MotoralM68000(7萬個晶體管)，Intel80286(12.5萬個晶體管)）；VLSI:1977年研制出在30平方毫米的硅晶片上集成15萬個晶體管的超大規(guī)模集成電路，這是電子技術(shù)的第四次重大突破，從此真正邁入了微電子時代（32位處理器，80486超過100萬個晶體管）；ULSI(UltraLarge-ScaleIntegration)，1993年隨著集成了1000萬個晶體管的16MFLASH和256MDRAM的研制成功，進(jìn)入了特大規(guī)模集成電路時代（SOC/SOPC系統(tǒng)）；GSI（GigaScaleIntegration）1994年由于集成1億個元件的1GDRAM的研制成功，進(jìn)入巨大規(guī)模集成電路時代（IntelPentium4E，內(nèi)部集成一億兩千五百萬個晶體管）。Now！(Intel酷睿i732nm,6核心，主頻達(dá)3.5GHZ,12M三級緩存，11.7億個晶體管，芯片面積達(dá)248平方毫米）。發(fā)展史：工藝&規(guī)模P201.1.2集成電路基本概念形狀:一般為正方形或矩形。面積:幾平方毫米到幾百平方毫米。面積增大引起功耗增大、封裝困難、成品率下降，成本提高，可通過增大硅園片直徑來彌補(bǔ)。集成度，規(guī)模:包含的晶體管數(shù)目或等效邏輯門的數(shù)量。(1個2輸入的NAND=4個晶體管）特征尺寸：集成電路器件中最細(xì)線條的寬度，對MOS器件常指柵極所決定的溝道幾何長度（λ），是一條工藝線中能加工的最小尺寸；反映了集成電路版圖圖形的精細(xì)程度，特征尺寸的減少主要取決于光刻技術(shù)的改進(jìn)（光刻最小特征尺寸與曝光所用波長）。硅園片直徑：考慮到集成電路的流片成品率和生產(chǎn)成本，每個硅園片上的管芯數(shù)保持在300個左右。（inch)P21封裝(Package)：把IC管芯放入管殼(金屬、陶瓷和塑料）內(nèi)密封，使管芯與外部系統(tǒng)建立可靠連接、保證信號完整性而能長期可靠工作。散熱：保證在允許的溫度下正常工作；惡劣環(huán)境：化學(xué)介質(zhì)、輻射、振動保護(hù)；標(biāo)準(zhǔn)化：使芯片應(yīng)用到不同尺度的基板上，標(biāo)準(zhǔn)的引腳間距方便測試。注意：封裝與互連不會增強(qiáng)信號，而只會減弱信號強(qiáng)度；封裝不會改進(jìn)芯片的性能，只會限制系統(tǒng)性能。封裝類型(空間結(jié)構(gòu)）：從扦孔形（THP）向表面按裝形式（SMP）發(fā)展，到現(xiàn)在的MCM(Multi-ChipModule）多芯片組件封裝。THP：以電性能和熱性能優(yōu)良、可靠性高等特點而得到廣泛應(yīng)用（DIP）；SMP：優(yōu)點是無需鍍金屬通孔節(jié)省空間、提高性能和降低成本，而且它還可以直接將管芯按裝在印制版電路板的兩面，使電路板的費(fèi)用降低60%；（QFP：QuadFlatPackage，TQFP：ThinQFP）；MCM：可以說是面向部件的或者說是面向系統(tǒng)或整機(jī)的，是在高密度多層互聯(lián)基板上將多個裸芯片組裝構(gòu)成功能電路板。MCM技術(shù)集先進(jìn)印刷電路板技術(shù)、先進(jìn)混合集成電路技術(shù)、先進(jìn)表面安裝技術(shù)、半導(dǎo)體集成電路技術(shù)于一體，是典型的垂直集成技術(shù)。（三種形式：基于PCB的MCM、基于陶瓷和玻璃的MCM及基于硅或介質(zhì)材料淀積布線的MCM）。封裝：含義&類型P22封裝的常見類型DIP封裝

70年代流行雙列直插封裝，絕大多數(shù)中小規(guī)模集成電路均采用這種封裝形式，其引腳數(shù)一般不超過100個。

PGA封裝(PinGridArrayPackage)

在芯片的內(nèi)外有多個方陣形的插針，每個方陣形插針沿芯片的四周間隔一定距離排列安裝時，將芯片插入專門的PGA插座。SMP封裝80年代出現(xiàn)了芯片載體的表面封裝形式，其中主要有陶瓷無引線芯片載體LCCC(Leadless

Ceramic

Chip

Carrier)、塑料有引線芯片載體PLCC(Plastic

Leaded

Chip

Carrier)、小尺寸外廓封裝SOP(Small

Outline

Package)、塑料四邊引出扁平封裝PQFP(Plastic

Quad

Flat

Package)。BGA封裝(Ball

Grid

Array

Package)球柵陣列封裝，是高密度的SM封裝技術(shù)。90年代隨著集成技術(shù)的進(jìn)步、設(shè)備的改進(jìn)和深亞微米技術(shù)的使用，LSI、VLSI、ULSI相繼出現(xiàn)，硅單芯片集成度不斷提高，對集成電路封裝要求更加嚴(yán)格，I/O引腳數(shù)急劇增加，功耗也隨之增大。封裝：常見類型P23DIP：雙列直插封裝（60～70年代）

FP(FlatPackage):扁平封裝PLCC：塑料有引線芯片載體封裝LCC：有引線芯片載體封裝BGA:球柵陣列封裝（90年代初）QFP:四邊引出扁平封裝（80年代）

CPGA(CeramicPinGridArray):陶瓷基板PGA封裝：常見類型P24制造工藝雙極型Bipolar工藝：最早采用的工藝，多數(shù)使用TTL（Transistor-TransistorLogic）或ECL（Emitter-CoupledLogic），耐壓高、速度快，通常用于功率電子、汽車、電話電路與模擬電路；CMOS工藝：ComplememtaryMOS，鋁柵晶體管被多晶硅柵所替代，更易于實現(xiàn)n溝道MOS和p溝道MOS兩種類型的晶體管，即同一集成電路硅片上實現(xiàn)互補(bǔ)MOS工藝。生產(chǎn)工藝更簡單，器件面積更小。它的晶體管密度大，功耗小。比雙極型集成電路要偏宜，半導(dǎo)體產(chǎn)業(yè)的投資和集成電路市場的發(fā)展傾向于MOS電路；BiCMOS工藝：雙極型Bipolar和CMOS兩種工藝的結(jié)合。管芯中大部分采用CMOS，外圍接口采用雙極型Bipolar，做到功耗低、密度大，電路輸出驅(qū)動電流大。P25特征尺寸越來越小(<0.10um)硅圓片尺寸越來越大(6inch-18inch)芯片集成度越來越高(>2000K)時鐘速度越來越高(>500MHz)電源電壓／單位功耗越來越低(<1.0V)布線層數(shù)越來越多(>9層)I/0引腳越來越多(1200)功耗越來越大

1.1.3集成電路發(fā)展的特點P26

集成電路特征參數(shù)的進(jìn)展情況時間1997199920012003200620092012最小線寬(μm)50.130.090.0450.01DRAM容量

256M1G1G~4G4G16G64G256G晶體管數(shù)（M）112140762005201400芯片尺寸(mm2）300340385430520630750頻率(MHz）750120014001600200025004000金屬化層數(shù)66-7777-88-99最低電壓（v）1.8-2.51.5-1.81.2-1.51.2-1.50.9-1.2

0.6-0.90.5-0.6晶圓直徑（mm）200（8Inch）300（12Inch）300（12Inch）300（12Inch）300（12Inch）450（18Inch）450（18Inch）特征參數(shù)P27特征尺寸P28單個芯片上的晶體管數(shù)P29芯片面積P30電源電壓P31金屬布線層數(shù)P32時鐘頻率P33

各種集成電路產(chǎn)品P341.2摩爾定律（Moore’sLaw）1960年，美國Intel公司GordonMoore預(yù)言集成電路的發(fā)展遵循指數(shù)規(guī)律(IT行業(yè)神話），人們稱之為”摩爾定律”。其主要內(nèi)容如下：（原內(nèi)容：每18個月，相同面積大小的芯片內(nèi)，晶體管數(shù)量即集成度會增加一倍）集成電路最小特征尺寸以每3年減小約70%的速度下降；芯片面積不斷增大，約每代產(chǎn)品增大1.4倍，價格每兩年下降一半；至今日，集成電路的發(fā)展仍遵循摩爾定律，這種規(guī)律至少在50年內(nèi)是正確的(從1965年開始)。戈登·摩爾：1929年出生在美國加州的舊金山。曾獲得加州大學(xué)伯克利分校的化學(xué)學(xué)士學(xué)位，并且在加州理工大學(xué)（CIT）獲得物理和化學(xué)兩個博士學(xué)位。50年代中期他和集成電路的發(fā)明者羅伯特·諾伊斯（RobertNoyce）一起，在威廉·肖克利半導(dǎo)體公司工作。后來，諾伊斯和摩爾等8人集體辭職創(chuàng)辦了半導(dǎo)體工業(yè)史上有名的仙童半導(dǎo)體公司（FairchildSemiconductor）。仙童成為現(xiàn)在的Intel和AMD之父。

P35

集成電路不同發(fā)展階段的工藝特征參數(shù)主要特征參數(shù)SSIMSI（1966～）LSI（1971～）VLSI（1980～）ULSI（1990～）GSI（2000～)元件數(shù)/片<102102～103103～105105～107107～109>109特征線寬（μm）5～103～51～3<10.3～0.50.12～0.18氧化層厚（nm）>120>100>40>1510～15<10結(jié)深（μm）>21.2～20.5～1.20.2～0.50.1～0.2<0.1硅片直徑Inch（mm)2(50)2～3（50～75）4～5（100～125）6(150)8(200)12(300)P36

集成電路集成度和特征尺寸的發(fā)展曲線P37Intel公司CPU發(fā)展概況CPU的發(fā)展概況集成度：2xgrowthin1.96YearDiesize:14%growthoneYearMemory:4xgrowthevery3YearsCLK:2xgrowthevery2yearP38Intel第一塊CPU4004,4位處理器,主頻108kHz,運(yùn)算速度0.06MIPs(MillionInstructionsPerSecond,每秒百萬條指令),集成晶體管2,300個,10微米制造工藝,最大尋址內(nèi)存640bytes,生產(chǎn)日期1971年11月。Intel4004處理器Intel公司CPU發(fā)展概況P39IntelPentiumPro處理器64位處理器,主頻133/150/166/180/200MHZ,總線頻率66MHZ,運(yùn)算速度達(dá)到300～440MIPs,集成晶體管5.5M個,1微米制造工藝,387針Socket8接口,最大尋址內(nèi)存64GB,緩存16/256kB～1MB,生產(chǎn)日期1995年11月.Intel公司CPU發(fā)展概況P40Pentium4(Willamette核心,423針),主頻1.3G～1.7G,FSB400MHZ,0.18微米制造工藝,Socket423接口,二級緩存256K,生產(chǎn)日期2000年11月。Pentium4(478針),分為三種核心:Willamette核心(主頻1.5G起,FSB400MHZ,0.18微米制造工藝),Northwood核心(主頻1.6G～3.0G,FSB533MHZ,0.13微米制造工藝,二級緩存512K,Prescott核心(主頻2.8G起,FSB800MHZ,0.09微米制造工藝,1M二級緩存,13條全新指令集SSE3),生產(chǎn)日期2001年7月。IntelPentium4處理器Intel公司CPU發(fā)展概況P41AMD四核BarcelonaAMD公司CPUBarcelona是AMD第一款四核處理器基于65nm工藝技術(shù)。和IntelKentsfield四核不同的是，Barcelona并不是將兩個雙核封裝在一起，而是真正的單芯片四核心。其需要11層金屬層，而K8只需要9層。在同工藝情況下Barcelona相比Intel處理器需要更多的金屬層，這意味著量產(chǎn)的復(fù)雜程度也更高。擁有四個核心和2MB三級緩存，Barcelona的晶體管數(shù)量達(dá)到4.63億個，相比Intel四核Kentsfield的5.82億還是要少1.19億。這1.19億晶體管主要來自于緩存方面：每一個Barcelona核心擁有128KBL1緩存和512KBL2緩存，四個核心共享2MBL3緩存，那么芯片上總緩存容量為4.5MB。而IntelKentsfield中每一個核心配備了64KBL1緩存，兩個核心共享4MBL2緩存，總緩存容量為8.25MB，比Barcelona高出80%，體現(xiàn)在晶體管數(shù)量上有25.6%的增加。P42CPU發(fā)展趨勢多核心高速、高性能（更小的布線寬度和更多的晶體管）低功耗、低成本更高的總線速度，更大的二級或三級緩存Cache（制造成本很高）

IntelCoreYonah65nm核心處理器及最新Hawaii16核處理器架構(gòu)（20nm)CPU發(fā)展趨勢P431.3EDA技術(shù)的發(fā)展1.3.1EDA的含義1.3.2EDA技術(shù)發(fā)展的三個階段1.3.3EDA技術(shù)的特點及發(fā)展方向1.3.4常用EDA工具P44ElectronicDesignAutomation：電子設(shè)計自動化。它的發(fā)展是以計算機(jī)科學(xué)、微電子技術(shù)的發(fā)展為基礎(chǔ)的，并融合了應(yīng)用電子技術(shù)、智能技術(shù)以及計算機(jī)圖形學(xué)、拓?fù)鋵W(xué)、計算數(shù)學(xué)等眾多學(xué)科的最新成果發(fā)展起來的。簡單的說，EDA就是立足于計算機(jī)工作平臺而開發(fā)出來的一整套先進(jìn)的設(shè)計電子系統(tǒng)的軟件。熟練地掌握EDA技術(shù)，可以大大提高工作效率。1.3.1EDA的含義P451.3.2EDA技術(shù)發(fā)展的三個階段行為行為綜合功能邏輯綜合90年代高層次設(shè)計自動化邏輯布局布線80年代計算機(jī)輔助工程版圖圖形生成掩模70年代計算機(jī)輔助設(shè)計EDA技術(shù)的發(fā)展階段CADCAEEDA(ESDA)SOC(基于平臺和IP復(fù)用技術(shù)）(VDSM+SOC)P46CAD（ComputerAidedDesign）階段CAD階段：是EDA技術(shù)發(fā)展的早期階段。原因：計算機(jī)的功能比較有限(16位)，還沒有普及；電子設(shè)計軟件功能比較弱。用途：對設(shè)計的電路的性能進(jìn)行一些模擬和預(yù)測；完成PCB板的布局布線及簡單的版圖繪制。CAE（ComputerAidedEngineering）階段CAE階段：集成電路規(guī)模擴(kuò)大，電子系統(tǒng)設(shè)計逐步復(fù)雜使得CAD工具逐步完善和發(fā)展，尤其是設(shè)計方法學(xué)、設(shè)計工具集成化。特點：單點設(shè)計工具和單元庫逐漸完善，開始有許多單點工具集成在一起，工作效率大大提高。P47EDA（ElectronicDesignAutomation）階段電子設(shè)計的要求：工藝進(jìn)入深亞微米；芯片規(guī)模達(dá)到上百萬、上千萬甚至上億個晶體管；芯片的工作速度達(dá)到Gbps(GHz/s)級。EDA輔助設(shè)計層次：系統(tǒng)級、邏輯級、門級和物理實現(xiàn)級。EDA設(shè)計涉及的電子電路設(shè)計領(lǐng)域：低頻電路、高頻電路設(shè)計；線性電路、非線性電路設(shè)計；模擬電路、數(shù)字電路、混合電路設(shè)計；ASIC設(shè)計、PCB板設(shè)計、FPGA開發(fā)；綜合、模擬仿真；模塊設(shè)計、系統(tǒng)級設(shè)計；

…

…P48系統(tǒng)級設(shè)計混合電路設(shè)計綜合與仿真數(shù)字電路設(shè)計模擬電路設(shè)計PCB板設(shè)計版圖設(shè)計高速電路設(shè)計EDA工具PLD開發(fā)EDA技術(shù)的主要應(yīng)用范疇P49IC設(shè)計從CAD到EDA的突破用硬件描述語言作為設(shè)計輸入

HDL語言能夠?qū)崿F(xiàn)從抽象的行為與功能描述到具體的內(nèi)部線路結(jié)構(gòu)描述，從而可以在電子設(shè)計的各個階段、各個層次進(jìn)行模擬驗證，保證設(shè)計過程的正確性。可以大大降低設(shè)計成本，縮短設(shè)計周期。庫（Library）的引入

EDA工具之所以能夠完成各種自動設(shè)計過程，關(guān)鍵是有各類庫的支持。如邏輯模擬時的模擬庫、邏輯綜合時的綜合庫、版圖綜合時的版圖庫、測試綜合時的測試庫等。這些庫都是EDA設(shè)計公司與半導(dǎo)體生產(chǎn)廠商緊密合作，共同開發(fā)的。P501.3.3EDA技術(shù)的特點及發(fā)展方向EDA技術(shù)特點：(1)高層次綜合與優(yōu)化目的：更好的支持自頂向下的設(shè)計方法。(2)采用硬件描述語言進(jìn)行設(shè)計（VHDL，VerilogHDL)特點：語言的公開可利用性；設(shè)計與工藝的無關(guān)性；寬范圍的描述能力；便于組織大規(guī)模系統(tǒng)設(shè)計；便于設(shè)計復(fù)用、保存和修改；更適合描述大規(guī)模數(shù)字系統(tǒng)；在比較抽象的層次上對所設(shè)計的系統(tǒng)結(jié)構(gòu)和邏輯功能進(jìn)行描述。P51

(3)開放性和標(biāo)準(zhǔn)化現(xiàn)代EDA工具普遍采用標(biāo)準(zhǔn)化和開放性框架結(jié)構(gòu)，任何一個EDA系統(tǒng)只要建立符合標(biāo)準(zhǔn)化和開放性框架結(jié)構(gòu)，就可以接納其他廠商的EDA工具一起進(jìn)行設(shè)計，實現(xiàn)EDA工具間組合和資源共享。(4)IP模塊的設(shè)計和可重復(fù)利用EDA技術(shù)發(fā)展方向：(1)智能化更高、功能更強(qiáng)、高層次綜合；(2)支持軟、硬協(xié)同設(shè)計（系統(tǒng)級設(shè)計）；(3)EDA技術(shù)將隨著微電子技術(shù)、計算機(jī)技術(shù)不斷發(fā)展。P521.3.4常用EDA工具排名公司名稱1999200020012001/2000增長率2001年市場占有率1Cadence523.4634.9838.832.1%31.2%2Synopsys491.7415.4332.9-19.9%12.4%3MentorGraphics327.8348.9329.8-5.5%12.3%4Avant!220.3222.3241.38.6%9.0%5Agilent50.966.280.020.9%3.0%合計全球EDA市場總計2,274.42,497.32,686.37.6%100%目前全球EDA軟件由Cadence、Synopsys、MentorGraphics三大廠商主導(dǎo)的局面，短時間內(nèi)很難改變。其中，Cadence強(qiáng)項為IC版圖設(shè)計和PCB設(shè)計；Synopsys強(qiáng)項為邏輯綜合；Mentor強(qiáng)項為PCB設(shè)計和深亞微米IC設(shè)計驗證和測試。P53EDA工具分類EDA工具分類使用目的使用平臺器件屬性設(shè)計流程PCB設(shè)計ASIC設(shè)計PLD設(shè)計工作站（UNIX）PC（Windows/Linux)設(shè)計輸入綜合工具仿真工具版圖設(shè)計HDL輸入電路圖輸入行為綜合邏輯綜合行為仿真邏輯仿真數(shù)/?；旌戏抡娌季植季€后仿真電路模擬數(shù)字電路設(shè)計模擬電路設(shè)計P54IC設(shè)計工具設(shè)計輸入與仿真Cadence:VirtuosoComposer、Verilog_XL、NC－VHDL、NC－SimAldec：Active－HDLMentor：ModelsimSynopsys：VCS/VSS綜合工具:HDL轉(zhuǎn)化為門級網(wǎng)表Synopsys：DCExpertCadence:BuilderGatesSynplicity：Synplifypro布局布線工具Cadence:PKS和SE－PKSSynopsys：PhysicalCompiler物理版圖設(shè)計和驗證工具Cadence:VirtuosoLayoutEditor

Synopsys:ComosSE模擬電路編輯與仿真工具Synopsys:HSpiceCadence:SpectreSimulatorP55FPGA設(shè)計工具P56LeonardoSpectrum是Mentor子公司ExemplarLogic公司的VerilogHDL/VHDL綜合軟件,可同時用作CPLD/FPGA和ASIC設(shè)計兩類目標(biāo)，性能穩(wěn)定FPGACompiler是公司的VerilogHDL/VHDL綜合軟件Synplify/SynplifyPro是Synplicity公司的VerilogHDL/VHDL綜合軟件，SynplifyPro除具有原理圖生成器、延時分析器外，還有FSMCompiler能從HDL設(shè)計中提取存在的FSM設(shè)計模塊，并用狀態(tài)圖方式顯示出來簡介軟件名稱常用綜合工具FPGAComplierIILeonardoSpectrum綜合工具P57VCS是Synopsys公司的VerilogHDL仿真軟件，Scirocco是是VHDL軟件VCS/SciroccoActiveHDL是Aldec的VerilogHDL/VHDL仿真軟件，簡單易用ActiveHDL這些都是Cadence公司的VHDL/VerilogHDL仿真工具，其中NC－Verilog的前身是Verilog仿真軟件Verilog-XL;NC-VHDL用于VHDL仿真；NC-Sim這能對VerilogHDL/VHDL進(jìn)行混合仿真NC－Verilog/NC-VHDL/NC-SimVerilog-XLMentor的子公司ModelTechnology的VHDL/Verilog混合仿真軟件，它屬于編譯仿真器，仿真速度快，功能強(qiáng)簡介軟件常用仿真工具是是這些都是Cadence公司的VHDL/VerilogHDL仿真工具，其中NC－VerilogVHDL用于VHDL仿真；NC-Sim這能對進(jìn)行混合仿真NC－Verilog/NC-VHDL/NC-SimVerilog-XLMentor的子公司HDL混合仿真軟件，它屬于編譯仿真器，簡介軟件常用仿真工具仿真工具P58其他數(shù)字電路設(shè)計工具P59模/數(shù)混合及PCB設(shè)計工具P60EDA進(jìn)行設(shè)計主要流程（ASIC）前端設(shè)計（邏輯）設(shè)計規(guī)格HDL編輯器（TextEditor）功能模擬RTLLevel（VerilogXL)邏輯綜合（Ambit）功能模擬GateLevel（VerilogXL)后端設(shè)計（物理）RCExtraction（StarRC）后端模擬（VerilogXL)DRC/ERC/LVS(Dracular)芯片連線布局布線芯片加工芯片產(chǎn)品交芯片加工廠完成P611.4IC產(chǎn)業(yè)的分工1.4.1IC產(chǎn)業(yè)的分工1.4.2IC產(chǎn)品的分類P621.4.1IC產(chǎn)業(yè)的分工IC設(shè)計(ICdesign)（Fabless）:是IC產(chǎn)業(yè)的高端，IC產(chǎn)業(yè)65%的利潤在這一環(huán)節(jié)實現(xiàn)，在地域上主要集中在發(fā)達(dá)國家，如美國。IC設(shè)計90%在美國，10%在其他發(fā)達(dá)地區(qū)，如法國和英國；IC制造(ICFoundry):是IC產(chǎn)業(yè)的中端，IC產(chǎn)業(yè)25%利潤在這一環(huán)節(jié)實現(xiàn)，在地域上主要集中在發(fā)達(dá)國家和地區(qū)；IC封裝測試(ICPackagingandTesting):是IC產(chǎn)業(yè)的低端，IC產(chǎn)業(yè)只有10%的利潤是在這一環(huán)節(jié)實現(xiàn)，在地域上主要集中在新興市場國家（中國和印度等亞洲國家）；輔助產(chǎn)業(yè)：包括晶圓生產(chǎn)、制造設(shè)備儀器及相關(guān)化學(xué)材料等。Fabless設(shè)計公司Foundry制造公司Packaging&Testing公司Fabless銷售公司掩模版圖半成品(裸片)成品CustomerP63圖1-12IC產(chǎn)業(yè)鏈?zhǔn)疽鈭DIC產(chǎn)業(yè)可分為設(shè)備業(yè)、設(shè)計業(yè)、加工業(yè)、和支撐業(yè)（包括硅晶圓、各種化學(xué)試劑、氣體、引線框等）。IC加工本身按其順序可分為光掩膜業(yè)、制造業(yè)（包括IDM和Foundry）、封裝業(yè)和器件測試業(yè)。IC生產(chǎn)企業(yè)IC用戶IC設(shè)計?系統(tǒng)設(shè)計?邏輯設(shè)計?圖形設(shè)計光罩/掩膜芯片制造?晶膜沉淀?光罩校準(zhǔn)?顯影/刻蝕?氧化/擴(kuò)散?離子注入?化學(xué)氣相淀積?電極金屬蒸鍍?晶片檢查芯片封裝?劃片/切片?置放/焊線?塑膜測試篩選材料化學(xué)試劑氣體引線框硅晶圓拉單晶切片IC制造流程IC生產(chǎn)企業(yè)IC用戶IC設(shè)計?系統(tǒng)設(shè)計?邏輯設(shè)計?圖形設(shè)計光罩/掩膜芯片制造?晶膜沉淀?光罩校準(zhǔn)?顯影/刻蝕?氧化/擴(kuò)散?離子注入?化學(xué)氣相淀積?電極金屬蒸鍍?晶片檢查芯片封裝?劃片/切片?置放/焊線?塑膜測試篩選材料化學(xué)試劑氣體引線框硅晶圓拉單晶切片IC制造流程P641.4.2IC產(chǎn)品的分類IC產(chǎn)品分為數(shù)字電路、模擬電路和數(shù)?；旌想娐贰?shù)字電路主要包括：存儲器、微處理器和邏輯電路；模擬電路主要包括：標(biāo)準(zhǔn)模擬電路和特殊模擬電路。IC產(chǎn)品分類集成電路數(shù)字電路模擬電路存儲器微處理器邏輯IC特殊應(yīng)用模擬IC其它模擬IC標(biāo)準(zhǔn)模擬ICMPUMCUDSPDRAMSRAMMaskROMNon-Volatile其它EPROMEEPROMFlashASIC標(biāo)準(zhǔn)IC其它ICP651.5VLSI設(shè)計方法學(xué)1.5.1Top-down1.5.2Bottom-up1.5.3IP復(fù)用技術(shù)P66IC系統(tǒng)設(shè)計層次系統(tǒng)級芯片級寄存器級門級電路級版圖級設(shè)計層次描述域物理實現(xiàn)方法描述域PCBFPGACPLDVLSI設(shè)計Top-down實現(xiàn)Bottom-up全定制半定制準(zhǔn)全定制行為結(jié)構(gòu)P671.5.1Top-downTop-down：自頂向下設(shè)計，在EDA工具支持下成為IC主要設(shè)計方法。設(shè)計次序：行為設(shè)計、結(jié)構(gòu)設(shè)計、邏輯設(shè)計、電路設(shè)計和版圖設(shè)計；從系統(tǒng)設(shè)計入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計；在功能級進(jìn)行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進(jìn)行描述；用綜合工具將設(shè)計轉(zhuǎn)化為具體門電路網(wǎng)表。注：

在Top-down的設(shè)計過程中，需要有EDA工具的支持，如綜合，設(shè)計必須經(jīng)過：“設(shè)計——驗證——修改設(shè)計——再驗證”的過程，不斷反復(fù)，直到結(jié)果能夠完全滿足邏輯功能要求，并且在速度、功耗、價格和可靠性方面實現(xiàn)較為合理的平衡。P68Top-down設(shè)計層次及次序行為級：確定芯片功能、性能、面積、工藝和成本等。結(jié)構(gòu)級：將芯片分解為接口清晰、相互關(guān)系明確、盡可能簡單的子系統(tǒng)，利用子系統(tǒng)構(gòu)建較好的總體結(jié)構(gòu)。邏輯級：考慮各功能模塊的具體實現(xiàn)，盡可能采用規(guī)則結(jié)構(gòu)實現(xiàn)模塊，充分利用經(jīng)過考驗的邏輯單元或模塊。需要進(jìn)行邏輯仿真，確定邏輯設(shè)計正確。電路級：轉(zhuǎn)化為電路圖，進(jìn)行電路仿真，確定電路特性、功耗和延時等。版圖級：根據(jù)電路圖繪制用于工藝制造的電路版圖。完成版圖后進(jìn)行參數(shù)提取和電路后仿真。行為級設(shè)計結(jié)構(gòu)級設(shè)計邏輯級設(shè)計電路級設(shè)計版圖級設(shè)計后仿真高層綜合邏輯綜合物理綜合LevelP69綜合

綜合：指將一種設(shè)計轉(zhuǎn)化為另一種設(shè)計形式。我們這里是指將HDL語言、原理圖等設(shè)計輸入翻譯成由與、或、非門，RAM，觸發(fā)器等基本邏輯單元組成的邏輯連接，并根據(jù)目標(biāo)及要求優(yōu)化所生成的邏輯，最后得到網(wǎng)表文件供布局布線用。綜合的分類高層綜合：（行為綜合）是將系統(tǒng)的行為、各個組成部分的功能及輸入輸出，用HDL加以描述，然后進(jìn)行行為綜合，同時通過高層次硬件仿真進(jìn)行驗證。邏輯綜合：將邏輯行為描述轉(zhuǎn)換為使用門級單元的結(jié)構(gòu)描述，同時要進(jìn)行門級邏輯仿真和測試綜合。物理綜合：（版圖綜合）是將網(wǎng)表描述轉(zhuǎn)換為版圖。綜合P70Bottom-up:自底向上設(shè)計是傳統(tǒng)的設(shè)計思路。該方法盛行于上世紀(jì)七、八十年代設(shè)計過程：一般是設(shè)計者選擇標(biāo)準(zhǔn)集成電路，或者將各種基本單元，如各種門電路以及像加法器、計數(shù)器等模塊做成基本單元庫，調(diào)用這些基本單元，逐級向上組合，直到設(shè)計出滿足自己需要的系統(tǒng)。這種設(shè)計方法如同一磚一瓦建造金字塔。（門級——RTL級——電路系統(tǒng)）設(shè)計方法缺點：只適于萬門以內(nèi)的設(shè)計、設(shè)計效率低、周期長、成本高、一次性成功率低。1.5.2Bottom-upP71IP（IntellectualProperty）：指知識產(chǎn)權(quán)、著作權(quán)等。IC設(shè)計中的IP設(shè)計方法：指完成某種功能的設(shè)計模塊。在集成電路設(shè)計過程中，通過繼承、共享或購買所需的部分或全部知識產(chǎn)權(quán)內(nèi)核(IPCore)，進(jìn)行設(shè)計、綜合和驗證，從而加速流片設(shè)計過程的設(shè)計方法。IP核的分類：硬核（版圖級）：以版圖形式實現(xiàn)的設(shè)計模塊，它基于一特定的工藝優(yōu)化過的物理版圖，而且用戶不能改動，用戶得到的硬核是產(chǎn)品的功能，而不是設(shè)計。

功能：存儲器、模擬器件電路和一些接口。軟核（RTL級）：在寄存器級或門級對電路功能的不涉及工藝的HDL描述，表現(xiàn)為VerilogHDL或VHDL代碼，用戶可根據(jù)需要修改文件。

功能：算法、編譯碼和加密等模塊。固核（門級）：介于硬、軟核之間（一般工藝進(jìn)行綜合和布局的IP核），它允許用戶重新定義關(guān)鍵參數(shù),內(nèi)部連線也可以重新優(yōu)化。（映射到工藝單元庫的門級HDL網(wǎng)表形式）1.5.3IP復(fù)用技術(shù)P72IP核的特點：軟核:開發(fā)成本低，使用靈活，預(yù)測性較差，延時不一定能達(dá)到要求。但設(shè)計最能體現(xiàn)設(shè)計思想，適合二次開發(fā)；硬核:開發(fā)成本較高，可預(yù)測性強(qiáng)，可靠性強(qiáng)，很快能投入使用；固核:性能介于硬核和軟核之間；IP復(fù)用：節(jié)省時間、縮短開發(fā)周期、避免重復(fù)勞動。SOC處理器核（MCU）DSP核RAM/ROMA/DD/AUSB接口I/O單元SOC系統(tǒng)結(jié)構(gòu)示意圖P73SOC系統(tǒng)組成（IP核為基礎(chǔ)）：

SOC系統(tǒng)由微處理器核（MCUcore）、數(shù)字信號處理核（DSPcore）、存儲器核（RAM/ROM）、A/D核、D/A核以及接口等核構(gòu)成。

FPGA中嵌入IP核的SOPC(AlteraStartixII）P741.6深/超深亞微米技術(shù)的挑戰(zhàn)當(dāng)半導(dǎo)體工藝的最小特征尺寸小于1um時，稱之為亞微米設(shè)計技術(shù)，當(dāng)最小特征尺寸小于0.5um時，稱之為深亞微米設(shè)計技術(shù)（DSM：DeepSubMicrometer），而當(dāng)進(jìn)一步小于0.25um時，則稱之為VDSM（VDSM：VeryDeepSubMicrometer）。進(jìn)入深亞微米設(shè)計后，原有的EDA設(shè)計技術(shù)受到了很大的挑戰(zhàn)。P75模型復(fù)雜問題（器件、時序、連線、版圖效應(yīng)）

——對EDA工具的要求越來越高器件模型：能精確地描述深亞微米工藝的物理特性和電學(xué)特性的短溝道器件模型，充分考慮工藝、電壓和溫度。（二次效應(yīng)：電阻、電感、電流泄露、電子遷移等）——分布參數(shù)模型時序收斂：一般指前后端設(shè)計時序一致，也就是邏輯與物理的反復(fù)設(shè)計問題。這使得前端設(shè)計與后端設(shè)計聯(lián)系更密切(0.8um—1次,0.5um—5次,0.35um—10次)

互連線延遲模型：互連延遲將超過門延遲，而且由于集成電路工作頻率的提高，允許的時序容差變小電路元件延遲減小?；ミB線延遲增大(50～70%,0.35um)，必須考慮互連線的分布電阻和分布電容，建立精確的互連線延遲模型。版圖效應(yīng)：當(dāng)工藝尺寸到達(dá)250nm以下時，設(shè)計版圖（design)、掩模版圖（Mask）、晶圓圖形（wafer）之間會有較大誤差，設(shè)計時應(yīng)考慮這些效應(yīng)并提前修改。低功耗和散熱問題由于集成度和工作頻率更高，使單位面積的功耗加大，功耗已成為制約集成度進(jìn)一步提高的主要因素之一。P76SOC可包含一億個晶體管，散熱成為一個問題。不僅移動通訊、便攜電腦，而且所有電子設(shè)備低功耗永遠(yuǎn)是一個努力的目標(biāo)。信號完整性問題——對布局和布線工具提出更高要求

信號完整性主要是指信號在信號線上傳輸?shù)馁|(zhì)量，當(dāng)電路中信號能以要求的時序、持續(xù)時間和電壓幅度到達(dá)接收芯片管腳時，該電路就有很好的信號完整性。當(dāng)信號不能正常響應(yīng)或者信號質(zhì)量不能使系統(tǒng)長期穩(wěn)定工作時，就出現(xiàn)了信號完整性問題，信號完整性主要影響表現(xiàn)在延遲、反射、串?dāng)_、時序、振蕩等幾個方面。一般認(rèn)為，當(dāng)系統(tǒng)工作在50MH時，就會產(chǎn)生信號完整性問題，而隨著系統(tǒng)和器件頻率的不斷攀升，信號完整性的問題也就愈發(fā)突出。主要影響因素：串?dāng)_和噪聲時鐘線和電源線的影響電子遷移、熱電子衰減和導(dǎo)線的自熱P77串?dāng)_和噪聲：互連線越來越細(xì)長，間距來越小,連線的分布電阻和分布電容變大，當(dāng)工作頻率較高時易產(chǎn)生串?dāng)_和噪聲串?dāng)_：兩個或兩個以上的布線路徑存在一定距離并呈并行分布時，彼此之間就存在把脈沖從一個節(jié)點傳到另一個節(jié)點的耦合電容。串?dāng)_對時序的影響，會使高速芯片不能以最快速度工作。版圖設(shè)計時避免平行線，縮短連線。時鐘線和電源線的影響互連線延遲會造成時序問題：時鐘偏斜（clockskew）。芯片內(nèi)部由電節(jié)點把電源分配到芯片的內(nèi)部電路，由于導(dǎo)線本身存在電阻，使得達(dá)到各節(jié)點的電壓變化，芯片內(nèi)部電路的電壓會低于供給芯片的電源電壓。如果壓降變化太大，內(nèi)部電路將供電不足，從而造成功能故障或時序紊亂。需要合理地分布時鐘線和電源線。P78電子遷移、熱電子衰減和導(dǎo)線的自熱電遷移（晶體管）：器件源極和漏極之間的高電場所引起的熱電子或短溝道效應(yīng)會導(dǎo)致電子在溝道中加速。其中最熱、最快的電子將損壞漏極附近的氧化層和接口，并改變晶體管閾值和遷移率。由于遷移效應(yīng)將隨著器件工作時間的增加而不斷積累，最終閾值的漂移太大時，器件就不能滿足技術(shù)指標(biāo)要求。導(dǎo)線自熱（信號線的電遷移）：是熱狀態(tài)頻繁改變而引起的導(dǎo)線內(nèi)部機(jī)械故障。當(dāng)脈沖通過導(dǎo)線時，導(dǎo)線本身的功耗將使導(dǎo)線溫度超過氧化層溫度。氧化層和導(dǎo)線之間的溫度差異會產(chǎn)生機(jī)械應(yīng)力，最終使導(dǎo)線斷裂。低K值的電介質(zhì)熱傳導(dǎo)性差，機(jī)械強(qiáng)度低，因此用其制作的導(dǎo)線自熱問題將更為嚴(yán)重。熱載流子對ASIC可靠性的影響：器件尺寸減小，也會造成縱向電流強(qiáng)度增大。會引起熱載流子效應(yīng)，造成集成電路失效。P79思考題：1.了解集成電路的發(fā)展現(xiàn)狀及趨勢。2.熟悉業(yè)界常使用的EDA工具情況。針對一兩個具體的EDA工具，分析它們在VLSI設(shè)計中的作用。3.掌握VLSI的常用設(shè)計方法及特點。4.掌握IP、IP的種類及特點?IP在集成電路設(shè)計中的作用？5.掌握深亞微米設(shè)計技術(shù)所面臨的挑戰(zhàn)。6.了解市場最新CPU、FPGA芯片的功能、結(jié)構(gòu)及技術(shù)參數(shù)。P80第2章VLSI設(shè)計方法2.1Full-Custom設(shè)計方法2.2Semi-Custom設(shè)計方法2.3可編程邏輯設(shè)計方法2.4VLSI設(shè)計基本流程2.5FPGA設(shè)計流程P81系統(tǒng)級芯片級寄存器級門級電路級版圖級設(shè)計層次描述域物理實現(xiàn)方法描述域PCBFPGACPLDVLSI設(shè)計Top-down實現(xiàn)Bottom-up全定制半定制準(zhǔn)全定制行為結(jié)構(gòu)IC系統(tǒng)設(shè)計層次P82自頂向下的設(shè)計方法-設(shè)計層次及其設(shè)計描述對象目標(biāo)設(shè)計描述（表現(xiàn)）示例系統(tǒng)級系統(tǒng)性能、規(guī)范描述自然語言、C、系統(tǒng)級HDLMPU、MCU、DSP、SOC、IP芯片級(算法級)算法（建模）HDL、數(shù)據(jù)流圖RAM、ROMUART、PIO寄存器傳輸級(RTL)數(shù)據(jù)流HDL、數(shù)據(jù)流圖、狀態(tài)機(jī)ALU、Counter、MUX邏輯門級布爾方程HDL、電路圖、卡諾圖AND、OR、XOR、DFF電路級(或開關(guān)級)微分方程SPICE、電路圖晶體管、寄存器R、L、C物理級（或版圖級)流片版圖版圖層次化的幾何圖形P83系統(tǒng)級(Systemlevel)描述系統(tǒng)總體設(shè)計要求和規(guī)范說明芯片級(Behaviorallevel)描述模塊的行為，重點是：電路能做什么，如何做無時序和結(jié)構(gòu)的問題一般包含算術(shù)運(yùn)算、循環(huán)和復(fù)雜數(shù)據(jù)類型寄存器傳輸級(RTLlevel)描述寄存器之間的邏輯，包括時鐘時序信息顯示了電路的結(jié)構(gòu)包含狀態(tài)機(jī)和數(shù)學(xué)表達(dá)式可以在行為上實現(xiàn)元件門級(Gatelevel)基于邏輯門描述整個系統(tǒng)的結(jié)構(gòu)使用邏輯門使用鎖存器/寄存器暫存信號用其他門級描述表示元件自頂向下的設(shè)計方法-設(shè)計層次及其設(shè)計描述P84電路級(Circuitlevel)描述所有元件的電氣行為，如電容、電阻、電感、MOS管等物理級（版圖級）（Physicallevel，LayoutLevel）直接描述電路的幾何圖形直接產(chǎn)生掩膜要用的版圖SYSTEMGATECIRCUITVoutVinMODULE+DEVICEn+SDn+GP85VLSI設(shè)計實現(xiàn)方法IC類型Mask方式可編程方式全定制半定制基于門陣列基于單元PLDFPGA全定制:基于晶體管級，所有器件和互連版圖都采用人工的設(shè)計稱為全定制（full-custom）設(shè)計，這種方法比較適合于大批量生產(chǎn)的，要求集成度高、速度快、面積小、功耗低的通用型IC（標(biāo)準(zhǔn)邏輯電路、存儲器、通用微處理器）或是要求高性能的ASIC。半定制：基于門陣列（Gate-Array）和標(biāo)準(zhǔn)單元（Standard-Cell）的半定制設(shè)計（Semi-custom）由于其成本低、周期短、芯片利用率低而適合于批量小、要求快速推出的芯片。PLD：基于PLD（ProgrammableLogicDevice）芯片的設(shè)計，因為其易用性、“可重構(gòu)性”受到對集成電路工藝不太了解的系統(tǒng)集成用戶的歡迎。近年來PLD中發(fā)展最活躍的當(dāng)屬FPGA。P862.1Full-Custom設(shè)計方法WhatisFull-Custom?

所謂全定制集成電路，是指按照用戶要求，自頂向下直至晶體管級和版圖級的全部設(shè)計過程，力求做到芯片面積小，功耗低，速度快(延遲最小)，各方面都周密安排，達(dá)到性能價格比最優(yōu)的實現(xiàn)方法。（基于晶體管級的，手工設(shè)計版圖的制造方法）（nolibrariesavailable）設(shè)計過程：在全定制設(shè)計方法中，設(shè)計者可以對整個芯片中每一部分電路的晶體管級電路結(jié)構(gòu)和器件尺寸進(jìn)行調(diào)整，并利用基于精確器件模型的仿真器（SPICE）對電路進(jìn)行分析，最后采用基于幾何圖形的手工版圖進(jìn)行設(shè)計實現(xiàn)。IC的硅片不進(jìn)行預(yù)加工（晶圓）無預(yù)處理和預(yù)編譯的單元庫，全人工版圖設(shè)計，全部電路元件都由設(shè)計師自行定義可以在性能、尺寸和功率損耗方面達(dá)到最佳采用現(xiàn)有的EDA軟件設(shè)計電路級綜合的數(shù)學(xué)模型（TCAD）模擬電路的結(jié)構(gòu)、單元、版圖級綜合硬件描述語言P87Full-Custom設(shè)計優(yōu)點：可以獲得最佳性能的設(shè)計：速度、功耗、面積芯片面積小，有利于降低大批量生產(chǎn)芯片的單片成本可以從事高速電路的設(shè)計可針對關(guān)鍵應(yīng)用要求從事新型電路的結(jié)構(gòu)設(shè)計適宜于定型的、產(chǎn)量大的IC產(chǎn)品、模擬集成電路（或混合集成電路）設(shè)計Full-Custom設(shè)計缺點：設(shè)計工作量大、設(shè)計效率低、設(shè)計周期長、設(shè)計費(fèi)用高不適合幾十萬或百萬門的超大規(guī)模集成電路的設(shè)計要求設(shè)計人員具有較深的微電子專業(yè)知識和一定的設(shè)計經(jīng)驗全定制設(shè)計特點P88基于全定制IC設(shè)計流程及相關(guān)工具行為級設(shè)計RTL設(shè)計邏輯綜合邏輯級設(shè)計電路級設(shè)計布局布線設(shè)計后仿真DesignerComposerSPICEVirtuoso/Diva,DraculaRCExtraction(Star-RC,Dracula)GDSIIP892.2Semi-Custom設(shè)計方法2.2.1基于標(biāo)準(zhǔn)單元的IC設(shè)計2.2.2基于門陣列的IC設(shè)計P90WhatisSemi-Custom？

所謂半定制電路設(shè)計：是指以預(yù)先設(shè)計并經(jīng)過驗證的單元為基礎(chǔ)，從事具體電路的有關(guān)設(shè)計。也就是說，廠家預(yù)先把一些基本門或其它單元的功能級電路與版圖設(shè)計好，并提供給系統(tǒng)設(shè)計者，作為他們從事電路設(shè)計的基本單元。這樣設(shè)計者就不涉及單元電路內(nèi)部器件之間的互連，而只要把這些基本單元進(jìn)行合理的布局和相互連線就可以了。因此，半定制設(shè)計方法是一種面向邏輯級設(shè)計。(設(shè)計者在廠家提供的半成品基礎(chǔ)上繼續(xù)完成最終的設(shè)計，一般是在成熟的通用母片基礎(chǔ)上追加某些互連線或某些專用電路的互連線掩膜，因此設(shè)計周期短。)（基于元件庫的設(shè)計方法）半定制含義P912.2.1基于單元的IC（CBIC）設(shè)計CBIC（Cell-basedIC）：

把一些設(shè)計好的SSI、MSI電路及版圖存放在單元庫中，設(shè)計時用EDA工具調(diào)用電路單元并對其進(jìn)行合理的自動布局、布線。標(biāo)準(zhǔn)單元設(shè)計法需要全部的IC制造掩模工序。（利用預(yù)先設(shè)計好的單元進(jìn)行版圖設(shè)計）單元庫：通常由工藝制造公司提供；用戶自己設(shè)計；

從第三方單元庫供應(yīng)商處購買。單元類型：標(biāo)準(zhǔn)單元和宏單元標(biāo)準(zhǔn)單元（Standradcell）：邏輯門、觸發(fā)器、計數(shù)器、譯碼器、多路開關(guān)等宏單元（Macrocore）：處理器、ALU、存儲器、

A/D轉(zhuǎn)換器等P92StandardCell標(biāo)準(zhǔn)單元庫一般有數(shù)百種邏輯單元：邏輯門、觸發(fā)器、計數(shù)器、譯碼器或多路開關(guān)等簡單的功能模塊。每個單元都是全定制方法設(shè)計得到的。每個單元的信息包括：

–Aphysicallayout：物理版圖

–Abehavioralmodel：行為模型

–AVerilog/VHDLmodel：HDL描述

–Adetailedtimingmodel：時序模型

–Ateststrategy：測試策略

–Acircuitschematic：電路原理圖–Acellicon：單元符號–Awire-loadmodel：線負(fù)載模型

–Aroutingmodel：布線模型P93MacroCore宏單元是成熟的功能塊（處理器、ALU、存儲器、A/D轉(zhuǎn)換器等），在設(shè)計中當(dāng)作一個大的單元來進(jìn)行布局。宏單元（或積木塊）方法的各宏模塊可以采用標(biāo)準(zhǔn)單元、門陣列或全定制來設(shè)計宏單元設(shè)計方法比標(biāo)準(zhǔn)單元設(shè)計功能更強(qiáng)，芯片利用率更高，周期短。P94Standard-Cell–Based版圖布置80年代中期后，標(biāo)準(zhǔn)單元方法逐步成為IC版圖設(shè)計的主要方法標(biāo)準(zhǔn)單元布局是利用EDA工具自動調(diào)用單元庫中的單元版圖，將它們排成行。標(biāo)準(zhǔn)單元等高度，但寬度可以不同。布線過程是將這些單元按電路要求進(jìn)行互連，然后再與輸入輸出引腳連起來。

功能模塊宏單元宏單元P95基于標(biāo)準(zhǔn)單元IC設(shè)計流程及相關(guān)工具行為級設(shè)計RTL設(shè)計邏輯綜合邏輯級設(shè)計電路級設(shè)計布局布線設(shè)計后仿真設(shè)計者SPWBONESVerilog-XL，VSSVisualArchitectHDLDebuggerDesign-CompilerViewSynthesis單元庫（0.6um/0.35um)SiliconEnsembleDracula/ApolloTimemillStar-simRCExtractionVerilog-XLGSDIIP96基于單元的IC的特點Allmasklayersarecustomized—transistors

andinterconnect：IC的所有掩膜層，包括晶體管和連線都是特意設(shè)計的Customblockscanbeembedded：宏單元可以根據(jù)需要嵌入到IC版圖中，與其它宏單元以及標(biāo)準(zhǔn)單元一起連線。基于標(biāo)準(zhǔn)單元的ASIC設(shè)計快于全定制設(shè)計仍需要制作全部的掩膜Manufacturingleadtimeisabouteightweeks.P972.2.2基于門陣列的IC設(shè)計門陣列GA（GateArray）？工藝上預(yù)制好的許多未連接的陣列分布的晶體管、固定的I/O壓焊塊位置。將晶體管作為重復(fù)排列組成基本陣列，然后將單元內(nèi)部晶體管