EDA與數(shù)字系統(tǒng)設(shè)計(jì)

會(huì)計(jì)學(xué)1EDA與數(shù)字系統(tǒng)設(shè)計(jì)

基本概念EDA——電子設(shè)計(jì)自動(dòng)化

ASIC——專用集成電路

FPGA——現(xiàn)場(chǎng)可編程門陣列

CPLD——復(fù)雜可編程器件

GAL——通用陣列邏輯

ISP——在系統(tǒng)可編程

JTAG——聯(lián)合測(cè)試行動(dòng)小組第1頁(yè)/共8頁(yè)EDA概念發(fā)展EDA廣義定義：半導(dǎo)體工藝設(shè)計(jì)自動(dòng)化、可編程器件設(shè)計(jì)自動(dòng)化、電子系統(tǒng)設(shè)計(jì)自動(dòng)化、印刷電路板設(shè)計(jì)自動(dòng)化、仿真與測(cè)試、故障診斷自動(dòng)化形式驗(yàn)證自動(dòng)化統(tǒng)稱為EDA工程第2頁(yè)/共8頁(yè)EDA技術(shù)極大地降低硬件電路設(shè)計(jì)難度，提高設(shè)計(jì)效率，是電子系統(tǒng)設(shè)計(jì)方法質(zhì)的飛躍。EDA技術(shù)實(shí)現(xiàn)載體：CPLD/FPGA描述方式：硬件描述語(yǔ)言HDL設(shè)計(jì)方法：自上至下（ToptoDown)設(shè)計(jì)工具：開(kāi)發(fā)軟件、開(kāi)發(fā)系統(tǒng)硬件驗(yàn)證：實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)第3頁(yè)/共8頁(yè)EDA設(shè)計(jì)流程第4頁(yè)/共8頁(yè)設(shè)計(jì)輸入(原理圖／HDL文本編輯)1.圖形輸入

狀態(tài)圖輸入波形圖輸入原理圖輸入在EDA軟件的圖形編輯界面上繪制能完成特定功能的電路原理圖

2.

HDL文本輸入

將使用了某種硬件描述語(yǔ)言(HDL)的電路設(shè)計(jì)文本，如VHDL或Verilog的源程序，進(jìn)行編輯輸入。

綜合

整個(gè)綜合過(guò)程就是將設(shè)計(jì)者在EDA平臺(tái)上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級(jí)電路甚至更底層的電路描述網(wǎng)表文件。第5頁(yè)/共8頁(yè)適配

將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。時(shí)序仿真與功能仿真

時(shí)序仿真

接近真實(shí)器件運(yùn)行特性的仿真

功能仿真直接對(duì)VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬編程下載

硬件測(cè)試

第6頁(yè)/共8頁(yè)實(shí)現(xiàn)載體：CPLD/FPGA描述方式：硬件描述語(yǔ)言VHDL、VerlogHDL等設(shè)計(jì)工具：開(kāi)發(fā)軟件、開(kāi)發(fā)系統(tǒng)硬件驗(yàn)證：實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)EDA技術(shù)的涉及內(nèi)容生產(chǎn)廠家：Altera、Xilinx、Lattice設(shè)計(jì)思路：