ASIC設(shè)計復(fù)習(xí)資料

一.需掌握的概念1.Bottom-up（自底向上）自工藝開始，先進(jìn)行單元設(shè)計，然后逐步向上進(jìn)行功能塊、子系統(tǒng)設(shè)計，直至最終完成整個系統(tǒng)設(shè)計。2.Top-down（自頂向下）首先進(jìn)行行為設(shè)計，其次進(jìn)行結(jié)構(gòu)設(shè)計、把各子單元轉(zhuǎn)換成邏輯圖或電路圖，最后將電路圖轉(zhuǎn)換成版圖。3.IntegrationLevel（集成度）是以一個芯片所包含的元件(晶體管或門/數(shù))來衡量。是為了提高集成度采取了增大芯片面積、縮小器件特征尺寸、改進(jìn)電路及結(jié)構(gòu)設(shè)計等措施。從電子系統(tǒng)的角度來看，集成度的提高使IC進(jìn)入系統(tǒng)集成或片上系統(tǒng)(SoC)的時代4.FeatureSize(特征尺寸)特征尺寸定義為器件中最小線條寬度(對MOS器件而言，通常指器件柵電極所決定的溝道幾何長度)，也可定義為最小線條寬度與線條間距之和的一半。減小特征尺寸是提高集成度、改進(jìn)器件性能的關(guān)鍵。特征尺寸的減小主要取決于光刻技術(shù)的改進(jìn)5.芯片面積(ChipArea)

隨著集成度的提高，每芯片所包含的晶體管數(shù)不斷增多，平均芯片面積也隨之增大。芯片面積的增大也帶來一系列新的問題。如大芯片封裝技術(shù)、成品率以及由于每個大圓片所含芯片數(shù)減少而引起的生產(chǎn)效率降低等。但后一問題可通過增大晶片直徑來解決。6.設(shè)計規(guī)則檢查中的基本定義：

d1內(nèi)間距：距離落于本圖形內(nèi)部

d2外間距：距離落于有關(guān)圖形外部(同一圖形和不同圖形)

d3內(nèi)外距：距離落于一個圖形內(nèi)部和另一個圖形外部

d4內(nèi)內(nèi)距：距離落于兩個不同層圖形內(nèi)部7.DRC（設(shè)計規(guī)則檢查）

包括最小線寬、最小圖形間距、最小接觸孔尺寸、柵和源漏區(qū)的最小交疊等。8.ERC（電氣規(guī)則驗證）

檢測有沒有電路意義的連接錯誤，如短路、開路、孤立布線、非法器件等，介于設(shè)計規(guī)則與行為級分析之間，不涉及電路行為。

9.設(shè)計規(guī)則(規(guī)整格式)：把絕大多數(shù)尺寸規(guī)定為某一特征尺寸“”的某個倍數(shù)。給出一個最小單位，幾何設(shè)計規(guī)則中的其他所有數(shù)據(jù)都以λ的倍數(shù)表示10.逆向設(shè)計描述又稱解剖分析，即對實際芯片進(jìn)行腐蝕、照相，從得到的版圖進(jìn)行邏輯提取，進(jìn)而分析其基本功能及原理以期獲得原設(shè)計思想。(1)樣品分析與測試(2)解剖管芯(3)管芯平面圖的獲得(4)拼圖(5)電路圖提取(6)電路仿真(7)轉(zhuǎn)入正向設(shè)計中的版圖階段(8)縱向尺寸提取(9)測試產(chǎn)品的電學(xué)參數(shù)11.DRC中的幾種規(guī)則：Width:最小線寬ExactWidth:精確寬度Space1:同層最小間距(d)Space11:不同層最小間距(e)Space21:兩個不同層的交集與第三層的最小間距(f)Surround:某層被另一層四周包含時每邊環(huán)繞間距12.Hardcore(硬IP，也稱硬核)

是針對某一工藝完成的版圖設(shè)計，并經(jīng)過后仿真和投片驗證。硬核已完成了全部的前端和后端設(shè)計，制造也已確定。它的特點是靈活性最小，知識產(chǎn)權(quán)的保護比較簡單。13.Softcore(軟IP，也稱軟核)是包括邏輯描述(RTL和門級VerilogHDL或VHDL代碼)、網(wǎng)表和不能物理實現(xiàn)的用于測試的文檔方式存在的IP，是一段可綜合的高級語言（用C語言或硬件描述語言完成）源程序，用于功能仿真。14.FirmCore(固核)通常是以仿真后的完整RTL代碼和對具體工藝的網(wǎng)表混合描述的形式，提供給系統(tǒng)設(shè)計者。因此IP模塊提供者的知識產(chǎn)權(quán)不易保護，系統(tǒng)設(shè)計者可以根據(jù)特殊需要對IP模塊進(jìn)行改動，因此系統(tǒng)設(shè)計者樂于接受固件IP模塊。固核是一種介于軟核和硬核之間的IP，通常以RTL代碼和對應(yīng)具體工藝網(wǎng)表的混合形式提供。15.Macro：宏，宏單元16.Block：模塊，塊

17.SOI/CMOS電路利用絕緣襯底的硅薄膜(SilicononInsulator)制CMOS電路，能徹底消除體硅CMOS電路中的寄生可控硅結(jié)構(gòu)18.DIP：雙列直插式封裝19.ZIP：單邊交錯直插式封裝20.PGA：針柵陣列式封裝21.可測性設(shè)計DFT：(designfortestability)是要在原有的設(shè)計中加一些額外的電路模塊來實現(xiàn)自動測試。22.內(nèi)建自測試BIST(builtinself-test)：一種可測性設(shè)計(DFT)技術(shù),在此技術(shù)中測試(測試產(chǎn)生與測試應(yīng)用)是通過內(nèi)建的硬件功能完成的。23.故障模型:用一個固定0(s-a-0)或固定1(s-a-1)來模仿一個故障門的輸入24.橋接故障:指由于發(fā)生了不應(yīng)有的信號線連接而導(dǎo)致的邏輯錯誤。對于電源和地線的連接錯誤將導(dǎo)致固定型故障,一般的橋接故障是除了對電源和地短接以外的連接性錯誤25.內(nèi)建邏輯模塊觀測器BILBO：(built-inlogic-blockobserver)。在測試模式下，它可以自動地實現(xiàn)測試，并給出一個二進(jìn)制的輸出信號，如果所有的電路功能正確，輸出為正確值，否則為錯誤值

二.需要掌握的原理1.SoC芯片設(shè)計的主要特點有以下幾項：①芯片的軟件設(shè)計與硬件設(shè)計同步進(jìn)行；②各模塊的綜合與驗證同步進(jìn)行；③在綜合階段考慮芯片的布局布線；④只在沒有可利用的硬模塊或軟宏模塊的情況下重新設(shè)計模塊。2.主要的IP提供商：ARM，Synopsys，ARMArtisan，MIPS，Mentor.3.硬IP的優(yōu)勢：硬IP是IP的設(shè)計在布局布線后，經(jīng)過了詳細(xì)的功優(yōu)驗證與測試過程。部分IP還經(jīng)過了投片驗證與測試，所以IP的功能有非?？煽康谋ＷC。一般在設(shè)計芯片時，大約60-70％的時間，花費在芯片設(shè)計的功能與時序驗證上。所以應(yīng)用硬IP進(jìn)行設(shè)計可以顯著地節(jié)省設(shè)計時間。4.應(yīng)用硬IP進(jìn)行設(shè)計的缺陷：a.嚴(yán)重依賴設(shè)計時所參照的加工工藝。當(dāng)設(shè)計工藝改變時，硬IP的適應(yīng)性非常差。b.芯片的面積會較大。硬IP的版圖必須作為模塊直接安放在芯片版圖中，而基于模塊的設(shè)計所得到的芯片面積，通常比將模塊打碎后，進(jìn)行布局布線得到的芯片面積大。c.硬IP的設(shè)計是完全無法更改的，因此其應(yīng)用范圍也受到了一定的限制。5.SoC芯片的系統(tǒng)設(shè)計流程包括以下五個步驟。(1)系統(tǒng)規(guī)范：芯片的功能要求、性能要求，芯片的成本與芯片的設(shè)計時間，并建立系統(tǒng)的預(yù)備規(guī)范。(2)模型細(xì)化與測試：建立可執(zhí)行系統(tǒng)描述的驗證環(huán)境，驗證系統(tǒng)描述的功能并進(jìn)行算法的性能評價。(3)系統(tǒng)的軟硬件劃分：確定哪部分運算由軟件實現(xiàn)，哪部分運算由硬件實現(xiàn).確定軟硬件間的接口，設(shè)計兩者間的通信協(xié)議。(4)模塊定義：將硬件功能劃分為不同的宏模塊，各模塊的功能由IP實現(xiàn)或需重新設(shè)計。(5)系統(tǒng)功能模型與軟硬件混合模擬：建立一個硬件行為模型與軟件模型，建立一個可靠的硬件與軟件的可執(zhí)行功能描述，驗證后續(xù)設(shè)計工作的結(jié)果。6.SoC的優(yōu)點降低功耗：SoC中的大量信號在片內(nèi)傳輸減少系統(tǒng)體積：把PCB上的多個芯片集成到一個芯片上提高速度：芯片內(nèi)部信號傳輸距離短節(jié)省成本：IP的復(fù)用可以在一定程度上降低成本豐富系統(tǒng)功能：SoC內(nèi)部可以集成更多的功能元件和模塊7.可重用設(shè)計面向一般性問題設(shè)計面向多種工藝設(shè)計面向多種仿真器設(shè)計面向標(biāo)準(zhǔn)接口設(shè)計提供獨立的驗證驗證要達(dá)到高度可信對于IP核的應(yīng)用和限制給予全面說明8.嵌入式IP核:指可編程IP模塊，主要是CPU與DSP，通用模塊則包括存儲器、存儲控制器，通用接口電路，通用功能模塊等。9.SoC芯片設(shè)計的技術(shù)優(yōu)勢(1)芯片的工作速度SoC芯片中可以集成大量的存儲器，使大部分存取數(shù)據(jù)的工作集中在芯片內(nèi)部，極大地提高系統(tǒng)的性能。(2)芯片的功耗特性SoC芯片功耗特性的優(yōu)越性主要體現(xiàn)在系統(tǒng)功耗上。功耗特性改善的主要因素同樣是在數(shù)據(jù)的傳輸方面。(3)系統(tǒng)的可靠性SoC芯片將系統(tǒng)的大部分功能單元集成在單芯片上，可以大大簡化PCB的沒計，進(jìn)一步減少焊點的數(shù)量，提高系統(tǒng)可靠性。(4)芯片的生命周期與適用范圍幾乎所有的SoC芯片都包含大量的可編程器件，如CPU與DSP，有些芯片的數(shù)據(jù)通路也是軟結(jié)構(gòu)，可以在外部通過設(shè)置寄存器改變運算方式，其生命周期與應(yīng)用范圍都被大大地拓展了。10.SoC設(shè)計平臺包括以下內(nèi)容：第一，一組IP，這些IP經(jīng)過投片檢驗和測試，而且在平臺上使用過或者經(jīng)過在平臺上的試驗；第二，系統(tǒng)上運行的軟件包；第三，支持芯片樣品設(shè)計和檢驗的開發(fā)系統(tǒng)等；每一個平臺都有明確的硬件和軟件結(jié)構(gòu)，硬件結(jié)構(gòu)包括總線結(jié)構(gòu)、電源線的配置、時鐘系統(tǒng)等，軟件結(jié)構(gòu)包括操作系統(tǒng)、通信方式等。11.可復(fù)用電路模塊庫應(yīng)該有以下6個特點：(1)良好的搜索機制：模塊庫有搜索引擎幾分類，使設(shè)計人員可方便查找(2)完整的接口文檔和模塊接口：文檔應(yīng)該非常完整,設(shè)計人員在使用模塊時主要關(guān)心模塊的對外接口，內(nèi)部代碼是次要的.(3)嚴(yán)格的質(zhì)量標(biāo)準(zhǔn):模塊庫的質(zhì)量必須有嚴(yán)格的保證，每個庫單元在放入模塊庫之前都必須仔細(xì)地評價，保證其功能正確、文檔說明完整.(4)良好的可適用性：有一種比較標(biāo)準(zhǔn)的模塊連接方式。(5)多種類的存儲模塊(6)模塊庫的更新：適應(yīng)新的工藝流程與新的設(shè)計軟件設(shè)計方法設(shè)計工具設(shè)計特點第一代CAD（computeraideddesign）16位小型機以交互式圖形編輯和設(shè)計規(guī)則檢查為特點的物理級設(shè)計第二代CAE（computer-aidedengineering）工程工作站（32位）較完整的設(shè)計系統(tǒng)：邏輯圖輸入、測試碼生成、邏輯模擬、版圖設(shè)計、版圖編輯驗證于一體第三代HDL兩種語言：VHDLVerilogHDL引入行為綜合和邏輯綜合工具,采用較高的抽象層次設(shè)計、并按層次式方法進(jìn)行管理,大大提高處理復(fù)雜設(shè)計的能力12.SOC設(shè)計方法、設(shè)計工具的演變過程13.電學(xué)規(guī)則檢查一般性錯誤(a)開路(b)短路：(c)接觸孔浮空(d)特定層上圖形錯連(e)器件電極錯連(f)器件的某種電極所連節(jié)點數(shù)不合理(g)一節(jié)點連接的電極數(shù)不合理14.常用的數(shù)據(jù)格式有：CalmaGDSⅡ格式，CIF格式(CaltechIntermediateFormat)PG格式(PatternGeneratorDataFormat)15.CMOS門陣列電路設(shè)計流程(1)提出邏輯圖(2)邏輯的重構(gòu)(3)計算管腳數(shù)和陣列單元數(shù)(4)選擇合適的門陣列器件型號16.版圖與電路圖一致性檢查的對比檢查結(jié)構(gòu)單元

MOS簡單串并聯(lián)結(jié)構(gòu)

PUP并聯(lián)上拉（上接電源）SUP串聯(lián)上拉（上接電源）PDW并聯(lián)下拉（下接地）SDW串聯(lián)下拉（下接地）PMID并聯(lián)中段（并聯(lián)傳輸門）SMID串聯(lián)中段（串聯(lián)傳輸門）MOS復(fù)聯(lián)結(jié)構(gòu)PUPI內(nèi)層并聯(lián)上拉SUPI內(nèi)層串聯(lián)上拉PDWI內(nèi)層并聯(lián)下拉SDWI內(nèi)層串聯(lián)下拉17.固定門陣列:指門陣列芯片中陣列的行數(shù)、列數(shù)、每行的門數(shù)，以及四周的I/O單元數(shù)等均為固定的結(jié)構(gòu)。18.標(biāo)準(zhǔn)單元法與門陣列法在設(shè)計流程上的比較:(1)在門陣列法中邏輯圖是轉(zhuǎn)換成門陣列所具有的單元或宏單元，而標(biāo)準(zhǔn)單元法則轉(zhuǎn)換成標(biāo)準(zhǔn)單元庫中所具有的標(biāo)準(zhǔn)單元。(2)門陣列設(shè)計時首先要選定某一種門復(fù)雜度的基片，布局和布線是在最大的門數(shù)目、最大的壓焊塊數(shù)目、布線通道的間距都確定的前提下進(jìn)行的。標(biāo)準(zhǔn)單元法則不同，它的單元數(shù)、壓焊塊數(shù)取決于具體設(shè)計的要求，布線通道間距可變.(3)門陣列設(shè)計時所需定制的掩膜版只有2～4塊，而標(biāo)準(zhǔn)單元設(shè)計后需要定制所有的各層掩膜版。19.標(biāo)準(zhǔn)單元具有以下三個特征：a.各單元具有相同的高度，可以有不同的寬度。b.單元的電源線和地線通常安排在單元的上下端，從單元的左右兩側(cè)同時出線，電源、地線在兩側(cè)的位置要相同，線的寬度要一致，以便單元間電源、地線的對接。c.單元的輸入/輸出端安排在單元的上下兩邊，要求至少有一個輸入端或輸出端可以在單元的上邊和下邊兩個方向引出。引線具有上下出線能力的目的是為了線網(wǎng)能夠穿越單元。20.標(biāo)準(zhǔn)單元3種描述方式：①單元的邏輯符號（L）②單元的拓?fù)浒鎴D（O）③單元的掩膜版圖（A）21.易測試邏輯的特點：

?容易產(chǎn)生測試矢量?盡量小的測試矢量集?容易實現(xiàn)故障定位

?附加電路盡可能少?附加電路引出線盡可能少22.生成測試矢量包括的三個環(huán)節(jié)：①為了能夠反映在電路內(nèi)部節(jié)點所存在的故障，必須對該節(jié)點設(shè)置正常邏輯值，設(shè)置的正常邏輯值應(yīng)為假設(shè)的故障值的非量。②為了能夠?qū)⒐收闲?yīng)傳播到某個原始輸出，則沿著故障傳播路徑的所有邏輯門必須被選通，也就是使它們處于開放狀態(tài)，這被稱為敏化。③根據(jù)反映故障和傳播故障的要求設(shè)置的節(jié)點信號值必須對應(yīng)到原始輸入端的信號。23.設(shè)計失效：由于電路設(shè)計或采用的工藝參數(shù)處于臨界狀態(tài)而造成的。消除這種失效的惟一辦法是在最惡劣的條件下(如高溫、低電源電壓等)進(jìn)行篩選，或重新設(shè)計電路，或在更穩(wěn)定的工藝下制造該電路。24：工藝失效是由于圓片制造過程中的缺陷造成。這可能是氧化層中的針孔，或由于掩模上存在灰塵斑點；或金屬可能有劃痕、縫隙及短路；也可能在壓焊塊上有污染物或鈍化物。25：封裝相關(guān)的失效是由于將一個原本是好的管芯裝入管殼里的過程中所造成的缺陷。這包括連線問題、管芯粘貼不牢或管殼的機械性能不好等。26：測試失效是由于沒有正確地進(jìn)行測試或沒有足夠的保護余量而造成的。27.溫度循環(huán)測試：(temperaturecycle)在不加電的情況下，交替地加熱和冷卻電路。這種熱沖擊將使處于臨界故障的封裝破裂，存在管芯粘貼故障的管芯從管腔脫落等28.持續(xù)加速度測試(constantacceleration)將密封前的電路放在離心力相當(dāng)于30000倍的重力下測試，這項測試主要是檢測焊絲壓焊、封裝