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可編程邏輯器件實現(xiàn)三－八譯碼器1.3基于乘積項的CPLD結(jié)構(gòu)MAX7000可分為五塊結(jié)構(gòu)：邏輯陣列塊，宏單元（Marocell)，擴展乘積項，可編程連線陣列（PIA)和I/O控制塊(2)

宏單元的具體結(jié)構(gòu)MAX7000系列PRNCLRNENA邏輯陣列全局清零共享邏輯擴展項清零時鐘清零選擇寄存器旁路并行擴展項通往I/O模塊通往PIA乘積項選擇矩陣來自I/O引腳全局時鐘QDEN來自PIA的36個信號快速輸入選擇2乘積項結(jié)構(gòu)CPLD的邏輯實現(xiàn)原理

out=(A+B)*C*(D’)=A*C*D’+B*C*D’CPLD將以下面的方式來實現(xiàn)

D觸發(fā)器的實現(xiàn)比較簡單，直接利用宏單元中的可編程D觸發(fā)器來實現(xiàn)。時鐘信號CLK由I/O腳輸入后進入芯片內(nèi)部的全局時鐘專用通道，直接連接到可編程觸發(fā)器的時鐘端?？删幊逃|發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。硬件描述語言VHDLlibraryIEEE;useIEEE.std_logic_1164.all;entityexp2hdlisport(K:inSTD_LOGIC_VECTOR(3downto1));;POUT:outSTD_LOGIC_VECTOR(8downto1));endexp2hdl;architectureexp2hdl_archofexp2hdlisSIGNALK:STD_LOGIC_VECTOR(3downto1);beginPROCESS(K)beginCASEKISWHEN"000"=> POUT<="00000001";WHEN"001"=> POUT<="00000010";WHEN"010"=> POUT<="00000100";WHEN"011"=> POUT<="00001000";WHEN"100"=> POUT<="00010000";WHEN"101"=> POUT<="00100000";WHEN"110"=> POUT<="01000000";WHENothers=>POUT<="1

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