剖析ISE設(shè)計(jì)流程

剖析ISE設(shè)計(jì)流程O(píng)utline1、ISE設(shè)計(jì)流程2、Exle2/2/20232傳統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)流程設(shè)計(jì)目標(biāo)人工給出真值表人工化簡(jiǎn)卡諾圖得到最簡(jiǎn)表達(dá)式人工使用LSI電路實(shí)現(xiàn)系統(tǒng)調(diào)試和驗(yàn)證2/2/20233現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)流程設(shè)計(jì)目標(biāo)設(shè)計(jì)輸入功能級(jí)仿真邏輯綜合時(shí)序仿真系統(tǒng)調(diào)試與驗(yàn)證entitylab1isport(a,b,c:instd_logic;y:outstd_logic);endlab1;

architecturertloflab1isbeginy<=aor(candb);endrtl;綜合后仿真轉(zhuǎn)換(Translate)轉(zhuǎn)換(Translate)映射(Map)適配(Fit)布局和布線(xiàn)(PAR)設(shè)計(jì)下載CPLD設(shè)計(jì)FPGA設(shè)計(jì)實(shí)現(xiàn)CLBCLBCLBCLB配置文件加載后，用示波器、邏輯分析儀、軟件程序觀察2/2/20234ISE完整設(shè)計(jì)功能2/2/20235ISE軟件操作流程2/2/20236ISE設(shè)計(jì)流程SimulationFlowSimulationCompilerVHDLSimulationWaveformVHDLLibrary

VHDLTestBench

SimulationModelTextOutput

TestVectorsOptionalVHDLModelSimulationTools？ISIMModelsim2/2/20237SynthesisFlowSynthesisCompilerSimulationWaveformVHDLLibraryNetlistTextOutput

TestVectorsTimingAnalysisPlace/RouteTechnologyLibrary

VHDLModelSynthesisTools？2/2/20238常用的開(kāi)發(fā)工具M(jìn)atlabISEModelSimChipscope2/2/20239ISE主界面源文件窗口處理子窗口腳本子窗口工作區(qū)子窗口2/2/202310ISE設(shè)計(jì)實(shí)例3比特計(jì)數(shù)器2/2/202311新建工程工程名器件名字生成了空的工程框架2/2/202312建立/添加新的設(shè)計(jì)文件塊存儲(chǔ)器映像文件在線(xiàn)邏輯分析儀Chipscope定義和連接文件實(shí)現(xiàn)約束文件IP生成向?qū)Т鎯?chǔ)器文件原理圖文件用戶(hù)文檔文件Verilog模塊模板文件Verilog測(cè)試平臺(tái)模板文件VHDL模塊模板文件VHDL庫(kù)模板文件VHDL包模板文件VHDL測(cè)試平臺(tái)模板文件片上系統(tǒng)設(shè)計(jì)向?qū)?/2/202313綜合在ISE的主界面的處理子窗口的synthesis的工具可以完成下面的任務(wù)：查看RTL原理圖（ViewRTLschematic）查看技術(shù)原理圖（ViewTechnologySchematic）檢查語(yǔ)法（CheckSyntax）產(chǎn)生綜合后仿真模型（GeneratePost-SynthesisSimulationModel）。選中該選項(xiàng)并將其展開(kāi)2/2/202314行為級(jí)仿真點(diǎn)擊“按鈕”，直到出現(xiàn)窗口波形仿真波形窗口2/2/202315添加實(shí)現(xiàn)約束文件實(shí)現(xiàn)約束文件top.ucf已經(jīng)添加到設(shè)計(jì)中選擇top.vhd選擇UserConstraints,并展開(kāi)該選項(xiàng)雙擊I/OPinPlaning(PlanAhead)-Post-Synthesis2/2/202316添加IO約束輸入對(duì)應(yīng)的FPGA的引腳選擇對(duì)應(yīng)引腳的電平LVCMOS33保存引腳約束,并退出該界面2/2/202317設(shè)計(jì)實(shí)現(xiàn)選擇ImplementDesign,并展開(kāi)第一步:轉(zhuǎn)換“Translate”翻譯的主要作用是將綜合輸出的邏輯網(wǎng)表翻譯為Xilinx特定器件的底層結(jié)構(gòu)和硬件原語(yǔ)。第二步:映射“Map”映射的主要作用是將設(shè)計(jì)映射到具體型號(hào)的器件上。第三步:布局和布線(xiàn)”P(pán)lace&Route”布局布線(xiàn)的主要作用是調(diào)用Xilinx布局布線(xiàn)器，根據(jù)用戶(hù)約束和物理約束，對(duì)設(shè)計(jì)模塊進(jìn)行實(shí)際的布局，并根據(jù)設(shè)計(jì)連接，對(duì)布局后的模塊進(jìn)行布線(xiàn)，產(chǎn)生配置文件。選擇top.vhd2/2/202318生成配置bit文件進(jìn)行JTAG調(diào)試生成PROM燒寫(xiě)文件燒寫(xiě)PROM2/2/202319下載設(shè)計(jì)到FPGA芯片選擇top.vhd選擇ConfigureTargetDevice,并展開(kāi)選擇ManageConfigurationProject(iMPACT),并雙擊.選擇BoundaryScan,(邊界掃描)鼠標(biāo)右擊該區(qū)域,出現(xiàn)選擇InitializeChain(初始化鏈)下載設(shè)計(jì)到FPGA芯片Xcf04s-Xilinx的串行Flash芯片xc3s500e-Xilinx的FPGA芯片兩個(gè)芯片連接在JTAG鏈路上點(diǎn)擊“Yes”按鈕下載設(shè)計(jì)到FPGA芯片先不燒寫(xiě)設(shè)計(jì)到PROM芯片中,所以選擇”Cancel”按鈕下載設(shè)計(jì)到FPGA芯片找到設(shè)計(jì)工程所在的目錄找到要下載的比特流文件top.bit點(diǎn)擊打開(kāi)按鈕下載設(shè)計(jì)到FPGA芯片Spartan-3E支持商用的并行Flash,此處不需要使用它,所以選擇“No”按鈕下載設(shè)計(jì)到FPGA芯片下載屬性設(shè)置,此處選擇默認(rèn)設(shè)置,然后點(diǎn)擊“OK”按紐下載設(shè)計(jì)到FPGA芯片xc3s500e,已經(jīng)分配了下載文件top.bit鼠標(biāo)右健點(diǎn)擊芯片圖標(biāo),出現(xiàn)下面的菜單點(diǎn)擊“Program”選項(xiàng)，開(kāi)始對(duì)FPGA進(jìn)行編程下載設(shè)計(jì)到FPGA芯片點(diǎn)擊“OK”按鈕下載設(shè)計(jì)到FPGA芯片出現(xiàn)編程進(jìn)度條編程完成后，出現(xiàn)下面界面下載設(shè)計(jì)到FPGA芯片點(diǎn)擊CreatePROMFile下載設(shè)計(jì)到FPGA芯片選擇XilinxFlash/PROM選項(xiàng)點(diǎn)擊該按鈕，進(jìn)入下一步下載設(shè)計(jì)到FPGA芯片下拉框中選擇xcf04s下載設(shè)計(jì)到FPGA芯片選擇AddStorageDeviceXCF04S被添加點(diǎn)擊該按鈕，進(jìn)入下一步下載設(shè)計(jì)到FPGA芯片點(diǎn)擊“瀏覽”按鈕，定位要轉(zhuǎn)換的比特流下載設(shè)計(jì)到FPGA芯片定位到設(shè)計(jì)工程所在的目錄輸入名字“counter_burn”點(diǎn)擊“OK”按鈕生成PROM文件并下載到PROM點(diǎn)擊“OK”按鈕生成PROM文件并下載到PROM選擇top.bit文件點(diǎn)擊“打開(kāi)”按鈕生成PROM文件并下載到PROM點(diǎn)擊“No”按鈕，不添加其它需要轉(zhuǎn)換的比特流文件點(diǎn)擊“OK”按鈕生成PROM文件并下載到PROM在主菜單下，選擇Operations->GenerateFile…關(guān)閉該界面生成PROM文件并下載到PROM下面將生成的PROM文件燒到PROM芯片中。選擇BoundaryScan準(zhǔn)備分配PROM文件給XCF04S生成PROM文件并下載到PROM鼠標(biāo)右鍵點(diǎn)擊芯片圖標(biāo)選擇AssignNewConfigurationFile…生成PROM文件并下載到PROM選擇counter_burn.mcs文件點(diǎn)擊“打開(kāi)”按鈕生成PROM文件并下載到PROM生成PROM文件并下載到PROM鼠標(biāo)右健點(diǎn)擊芯片圖標(biāo),出現(xiàn)下面的菜單點(diǎn)擊“Program”選項(xiàng)，開(kāi)始對(duì)FPGA進(jìn)行編程出現(xiàn)編程進(jìn)度條編程