時序邏輯電路分析與設(shè)計

第11章時序邏輯電路的分析與設(shè)計XZQW組合電路存儲電路外部輸入信號外部輸出信號驅(qū)動信號狀態(tài)信號時序電路的框圖：描述時序電路的三組方程：輸出方程:Z(tn)=F[X(tn),Q(tn)]驅(qū)動方程:W(tn)=G[X(tn),Q(tn)]狀態(tài)方程:Q(tn+1)=H[W(tn),Q(tn)]時序電路分類：根據(jù)存儲單元的狀態(tài)改變是否在統(tǒng)一的時鐘脈沖控制下同時發(fā)生來分：同步時序電路；異步時序電路。根據(jù)輸出信號的特點來分：米里(Mealy)型：輸出信號不僅僅取決于存儲電路的狀態(tài)，而且還取決于外部輸入信號。摩爾(Moore)型：輸出信號僅僅取決于存儲電路的狀態(tài)，而和該時刻的外部輸入信號無關(guān)。11.1MSI構(gòu)成的時序邏輯電路11.1.1寄存器和移位寄存器1.寄存器寄存器用途:暫時存放二進制數(shù)碼.①4位D觸發(fā)器寄存器(74175)1DC1QQR1DC1QQR1DC1QQR1DC1QQR11CPRDd1d2d3d4Q1Q1Q2Q2Q3Q3Q4Q4輸入輸出RDCPdQn+1

Qn+10××011↑1101↑00110×Qn

QnQ1Q1Q2Q2Q3Q3Q4Q4d1d2d3d41DRC1RDCP

②具有三態(tài)輸出的四位緩沖數(shù)據(jù)寄存器(74173)74173功能表RDCPG1G2MNQ1Q2Q3Q41×××00000000000d1d2d3d401×00Q1Q2Q3Q40×100Q1Q2Q3Q41××1×Z1D

▽d1Q1d2Q2d3Q3d4Q4MNG1G2CP&&RENC1RD

：為緩沖器符號；：

三態(tài)符號。

2.移位寄存器功能:存放代碼;移位.分類:按移位方向分類:①單向移位寄存器;②雙向移位寄存器.2)按輸入輸出的方式分類:①串入---串出;②串入---并出;③并入---串出;④并入---并出.移位寄存器組成:移位寄存器中的存儲電路可用時鐘控制的無空翻的D、RS或JK觸發(fā)器組成。(1)單向移位寄存器a)串入---串/并出單向移存器1DC1QF01DC1QF11DC1QF21DC1QF3Vi串行輸入CP移位脈沖Q0Q1Q2Q3串行輸出V0問題：若輸入10110111，經(jīng)過幾個CP后可在VO

收到完整數(shù)據(jù)？5個CP后四個觸發(fā)器的狀態(tài)？

各觸發(fā)器初態(tài)為0,Vi依次輸入1→0→1→1時的波形圖CPViQ0Q1Q2Q3101101011001010001000001

b)串/并入---串出單向移存器RS1DC1QRS1DC1QRS1DC1QRS1DC1Q&D0SD&D1SD&D2SD&D3SDRDViCP接收V0串行輸出串行輸入移位脈沖F0F1F2F3工作原理：1)串行輸入RS1DC1QRS1DC1QRS1DC1QRS1DC1Q&D0SD&D1SD&D2SD&D3SDRDViCP接收V0串行輸出串行輸入移位脈沖0111112)并行輸入:RS1DC1QRS1DC1QRS1DC1QRS1DC1Q&D0SD&D1SD&D2SD&D3SDRDViCP接收V0串行輸出串行輸入移位脈沖0011110000①清零②接收(以D0D1D2D3=1010為例)11100111001100(2)雙向移位寄存器多功能雙向移位寄存器741943,4DD0Q1Q2Q3Q0RRD1,4D3,4D3,4D3,4D2,4DD1D2D3DSRDSLC41→/2←10}M03SASBCPSRG474194RDSASBCP功能

0清零

100保持

101右移

110左移

111并行置數(shù)×××↑↑↑↑注意：清零為異步；置數(shù)為同步。3,4DQ1Q2Q3Q0R1,4D3,4D3,4D3,4D2,4DDSRC41→/2←10}M03SASBCLKSRG4741940111練習：試分析電路狀態(tài)轉(zhuǎn)換圖，設(shè)初始狀態(tài)為0000用兩片74194接成八位雙向移位寄存器3,4DD0Q1Q2Q3Q0RRD1,4D3,4D3,4D3,4D2,4DD1D2D3DSRDSLC41→/2←10}M03SASBCPSRG474194(1)3,4DD4Q5Q6Q7Q4R1,4D3,4D3,4D3,4D2,4DD5D6D7DSRDSLC41→/2←10}M03SRG474194(2)(1)串行加法器n位移存器

(1)n位移存器

(2)n+1位移存器

(3)FAQ1DC1RXnYnDSRDSRCi-1CiSixiyiZn+1nn置數(shù)清零移位脈沖串行輸出并行輸出置數(shù)清零移出(1)(2)

加移進（3）

(2)串行累加器n位移存器

(1)

n位移存器

(2)FAQ1DC1RXnCi-1CiSixiyin清零移位脈沖串行輸出并行輸出Zn置數(shù)（1）置數(shù)清零（1）移位進（2）（1）再置數(shù)移位，加11.1.2計數(shù)器計數(shù)器功能:統(tǒng)計輸入脈沖的個數(shù).計數(shù)器除了直接用于計數(shù)外,還可以用于定時器、分頻器、程序控制器、信號發(fā)生器等多種數(shù)字設(shè)備中.計數(shù)器分類：A：同步計數(shù)器；異步計數(shù)器。B：二進制計數(shù)器；非二進制計數(shù)器。1.同步二進制計數(shù)器1)電路組成和邏輯功能分析以由T觸發(fā)器構(gòu)成的四位同步二進制加法計數(shù)器為例進行討論.

四位二進制加法計數(shù)器波形圖12345678910111213141516010101010101010100011001100110011000001111000011110

00000000111111110CLKQ0Q1Q2Q3二進制計數(shù)規(guī)則：每加1，最低位改變一次狀態(tài)，高位的狀態(tài)是否改變，由低位是否計滿來決定。CP:計數(shù)脈沖;Q3Q2Q1Q0:計數(shù)器的輸出狀態(tài);C:計數(shù)器的進位標志.1J1KC1F0QQ0T0=11J1KC1F1QQ1T11J1KC1F2QQ2T21J1KC1F0QQ3T3&&&CPCG3G2G1Q3為高位;Q0為低位.2)同步二進制加法計數(shù)器的特點由n

個觸發(fā)器構(gòu)成的同步二進制加法計數(shù)器的模為2n,

沒有多余狀態(tài),狀態(tài)利用率最高;(2)用T觸發(fā)器構(gòu)成的同步二進制加法計數(shù)器,其電路結(jié)構(gòu)有兩條規(guī)則:①T0=1;②Ti=Qi-1Qi-2…Q0(i≠0).(3)同步計數(shù)器工作速度快3)MSI同步二進制加法計數(shù)器

MSI同步二進制加法計數(shù)器典型器件有74161、74163等,它們都是四位同步加法計數(shù)器.CPRDLDENPENT功能

0異步清零

10同步置數(shù)

1101保持(包括CO的狀態(tài))110保持(CO=0)1111同步計數(shù)×××××××××↑↑74161功能表1615141312111091234567874161VCCCOQ0Q1Q2Q3ENTLDRDCPD0D1D2D3ENPGNDD0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV16RDLDENTENPCP3CT=15CO[1][2][4][8]74161利用多片74161實現(xiàn)計數(shù)器的位數(shù)擴展:D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV16ENTENPCP3CT=15CO[1][2][4][8]74161D4Q5Q6Q7Q4R1,5DD5D6D7C5/2,3,4+M1M2G3G4CTRDIV163CT=15CO[1][2][4][8]74161D8Q9Q10Q11Q8R1,5DD9D10D11C5/2,3,4+M1M2G3G4CTRDIV163CT=15CO[1][2][4][8]74161ENTENPENTENP1111111111實現(xiàn)模212計數(shù)器方案之一2.異步二進制計數(shù)器1)電路組成和功能分析由下降邊沿觸發(fā)的T’觸發(fā)器構(gòu)成的四位二進制加法計數(shù)器:1J1KC1RQQ1F0Q011J1KC1RQQF1Q11J1KC1RQQ1F2Q21J1KC1RQQ1F3Q3RDCP電路圖波形圖12345678910111213141516010101010101010100011001100110011000001111000011110

00000000111111110CPQ0Q1Q2Q3如將電路改為：1J1KC1RQQ1F0Q011J1KC1RQQF1Q11J1KC1RQQ1F2Q21J1KC1RQQ1F3Q3RDCP即將前一級的Q端和后一級的CP端相連，則輸出波形為：1234567891011121314151601010101010101010011001100110011000111100001111000001111111100000000CLKQ0Q1Q2Q3二進制減法計數(shù)器波形圖1J1KC1RQQ1F0Q011J1KC1RQQF1Q11J1KC1RQQ1F2Q21J1KC1RQQ1F3Q3RDCLK2)異步二進制計數(shù)器的特點異步二進制計數(shù)器可由T’觸發(fā)器構(gòu)成,觸發(fā)器之間串接,

低位觸發(fā)器的輸出,作為高位觸發(fā)器的時鐘.當采用下降邊沿觸發(fā)器時,如將Qi和CPi+1相連,則構(gòu)成加法計數(shù)器;如將Qi和CPi+1相連,則構(gòu)成減法計數(shù)器;當采用上升邊沿觸發(fā)器時,如將Qi和CPi+1相連,則構(gòu)成減法計數(shù)器;如將Qi和CPi+1相連,則構(gòu)成加法計數(shù)器;●用D觸發(fā)器構(gòu)成二進制計數(shù)器的例子:1DC1QQF0Q0CP1DC1QQF1Q11DC1QQF2Q21DC1QQF3Q3異步二進制減法計數(shù)器問：為何種類型計數(shù)器(2)異步二進制計數(shù)器,由于觸發(fā)器的狀態(tài)翻轉(zhuǎn)是由低位向高位逐級進行的，因此,計數(shù)速度較低.(3)若CP脈沖的頻率為f,則Q0、Q1、Q2、Q3

輸出脈沖的頻率分別為f、f、f、f。常稱這種計數(shù)器為分頻器。1412181164.同步十進制8421BCD碼計數(shù)器1)電路組成和邏輯功能分析1J1KC1F0QQ011J1KC1F1QQ11J1KC1F2Q1J1KC1F0QCPQQQQ3Q2Q&&&C≥1&&Q3Q0Q1Q0Q3Q0Q3Q0Q2Q1Q0驅(qū)動方程和輸出方程：T0=1T1=Q3Q0nnT2=Q1Q0nnT3=Q2Q1Q0+Q3Q0nnnnnC=Q3Q0nn

同步十進制加法計數(shù)器狀態(tài)圖有效狀態(tài)圈無效狀態(tài)無效狀態(tài)0000000100100011010001010110011110001001111011111100110110111010100000000000110Q3Q2Q1Q0/C/1計數(shù)器的自啟動特性時序電路由于某種原因進入無效狀態(tài),若在若干個時鐘脈沖作用下,能自行返回到某個有效狀態(tài),進入有效循環(huán)圈,則稱該電路具有自啟動特性.否則就不具有自啟動特性.

在上述設(shè)計中，得到的結(jié)果正好能自啟動。

否則要修改設(shè)計3)MSI同步十進制計數(shù)器D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10RDLDENTENPCP3CT=9CO[1][2][4][8]74160

74160為中規(guī)模集成同步十進制加法計數(shù)器,其邏輯符號、功能表、引腳圖均和同步二進制計數(shù)器74161類同.1615141312111091234567874160VCCRCOQ0Q1Q2Q3ENTLDCLRCLKD0D1D2D3ENPGNDD0Q1Q2Q3Q0CT=01,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10CLRLDENTENPCLK3CT=9RCO[1][2][4][8]74160CLK

CLR

LD

ENP

ENT

功能

0異步清零

10同步置數(shù)

1101保持(包括CO的狀態(tài))110保持(CO=0)1111同步計數(shù)××××××××↑↑74160功能表×6.任意進制計數(shù)器利用已有的中規(guī)模集成計數(shù)器,經(jīng)外電路的不同連接,以得到所需任意進制計數(shù)器,是數(shù)字電路中的一項關(guān)鍵技術(shù).1)反饋復位法控制異步清零端RD來獲得任意進制計數(shù)器。CPQ0Q1Q2波形圖000001010011100101110Q2Q1Q0狀態(tài)圖D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10ENTENPCP3CT=9CO[1][2][4][8]74160&原理圖11RDLD1例：試用74160構(gòu)成模6加法計數(shù)器。例：試用四位二進制計數(shù)器74161構(gòu)成模10計數(shù)器。D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10ENTENPCP3CT=15CO[1][2][4][8]74161&原理圖11RDLD100000001001000110100010101100111100010011010Q3Q2Q1Q0狀態(tài)圖復位法的缺點：①存在一個極短的過渡狀態(tài)；②清零的可靠性較差。提高清零可靠性的改進電路：當CP上升沿到達，使輸出為0110時，門G1輸出為0，G2輸出為1，G3輸出為0。G3輸出的0信號使清零有效，該信號在CP=1期間不變。D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10ENTENPCP3CT=9CO[1][2][4][8]74160&11RDLD1&&G1G2G32)反饋置位法(置數(shù)法)利用計數(shù)器的預置數(shù)控制端來獲得任意進制計數(shù)器.例:試用74161實現(xiàn)模10計數(shù)器.0000000100100011010001010110011110001001Q3Q2Q1Q0狀態(tài)圖D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10ENTENPCP3CT=15CO[1][2][4][8]74161&原理圖11RDLD10110011110001001101010111100110111101111Q3Q2Q1Q0狀態(tài)圖D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10ENTENPCP3CT=15CO[1][2][4][8]741611原理圖11RDLD10110模10計數(shù)器的另一種方案思考題：用74161構(gòu)成5421BCD碼計數(shù)器.0000000100100011010010001001101010111100Q3Q2Q1Q0狀態(tài)圖D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10ENTENPCP3CT=15CO[1][2][4][8]74161111RDLD10001例:試用74161構(gòu)成一個可控模10計數(shù)器,要求:X=1,電路為5421BCD碼計數(shù)器;X=0,電路為8421BCD碼計數(shù)器.D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10ENTENPCP3CT=15CO[1][2][4][8]74161&11RDLD0001X&X用置數(shù)法構(gòu)成5421BCD碼計數(shù)器用復位法構(gòu)成8421BCD碼計數(shù)器CPRDLDENPENT功能

0異步清零

10同步置數(shù)

1101保持(包括CO的狀態(tài))110保持(CO=0)1111同步計數(shù)×××××××××↑↑74161功能表1615141312111091234567874161VCCCOQ0Q1Q2Q3ENTLDRDCPD0D1D2D3ENPGNDD0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV16RDLDENTENPCP3CT=15CO[1][2][4][8]74161下面例子介紹用MSI設(shè)計序列信號發(fā)生器.序列信號發(fā)生器在數(shù)字設(shè)備中具有重要作用.序列信號發(fā)生器有兩種類型:1)計數(shù)型,由計數(shù)器輔以組合電路組成;2)移存型,由移位寄存器輔以組合電路組成.例:試設(shè)計一個能產(chǎn)生序列信號為0101101的計數(shù)型序列信號發(fā)生器.解:1)根據(jù)序列信號的長度M(本例為7),設(shè)計模M計數(shù)器;(本例計數(shù)器選用74161,并用置數(shù)法實現(xiàn)模7計數(shù)器)2)將計數(shù)器的輸出Q2Q1Q0作為輸入,序列信號作為輸出,列出真值表;3)根據(jù)真值表,求出組合邏輯關(guān)系表達式;4)畫邏輯圖.Q2Q1Q0

Z0000001101000111100110101101Q2Q1Q000011110011110×001Z=Q2Q0+Q2Q0=Q2⊕Q0Q1Q2Q3Q0R1,5DC5/2,3,4+M1M2G3G4CTRDIV16RDLDENTENPCP3CT=15CO[1][2][4][8]74161&1=1Z11.1.3移位寄存器型計數(shù)器移位寄存器型計數(shù)器,是指在移位寄存器的基礎(chǔ)上加反饋電路而構(gòu)成的具有特殊編碼的同步計數(shù)器.移位寄存器型計數(shù)器的狀態(tài)轉(zhuǎn)移符合移位寄存器的規(guī)律,即除去第一級外,其余各級滿足:Qi=Qi-1

n+1n移位寄存器型計數(shù)器框圖1DC1QF0CP1DC1QF11DC1QFn-1反饋邏輯電路1.環(huán)形計數(shù)器1)電路組成1DC1QF0CP1DC1QF11DC1QF31DC1QF2(以四位環(huán)形計數(shù)器為例)特點:將串行輸出端和串行輸入端相連.2)環(huán)形計數(shù)器狀態(tài)圖1110

01111101

1011110001101001001110000100000100100101101000001111有效循環(huán)無效循環(huán)3)實現(xiàn)自啟動的方法①可利用觸發(fā)器的置位和復位端，將電路初始狀態(tài)預置成有效循環(huán)中的某一狀態(tài)；②重新設(shè)計反饋電路，使電路具有自啟動特性。設(shè)計方法如下：(1)列表確定反饋函數(shù)f;Q0Q1Q2Q3Q0Q1Q2Q3

f

100001000

010000100

001000010

000110001000010001

0011

00010

0101

00100

0110

00110

0111

00110100101000101001010101101010110001100110101100111001110111101110n+1n+1n+1n+1nnnn(2)作反饋函數(shù)f的卡諾圖,求f的最簡表達式;0001111000011110Q0Q1Q2Q311f=Q0Q1Q2(3)畫邏輯圖1DC1QF0CP1DC1QF11DC1QF31DC1QF2&QQQQf4)用MSI構(gòu)成的能自啟動環(huán)形計數(shù)器3,4DQ1Q2Q3Q0R1,4D3,4D3,4D3,4D2,4DDSRC41→/2←10}M03SASBCPSRG4741941000≥111如輸出均為0,則通過

DSR移入1,進入有效循環(huán);否則經(jīng)過移位,總會將1移到Q3處,電路進入置數(shù)狀態(tài),置入1000,進入有效循環(huán)狀態(tài)5)環(huán)形計數(shù)器的特點①環(huán)形計數(shù)器附帶有譯碼器功能;②環(huán)形計數(shù)器的輸出波形為順序脈沖;CPQ0Q1Q2Q3常稱環(huán)形計數(shù)器為順序脈沖發(fā)生器.③環(huán)形計數(shù)器的缺點是狀態(tài)利用效率低,n個觸發(fā)器構(gòu)成的環(huán)形計數(shù)器僅有n個有效狀態(tài),有2n-n個無效狀態(tài).2.扭環(huán)形計數(shù)器1)電路組成和邏輯功能分析1DC1QF0CP1DC1QF11DC1QF31DC1QF2D0=Q300101001010010100101101101101101無效循環(huán)00001000110011100001001101111111有效循環(huán)0010100101001010010110110110110100001000110011100001001101111111可在無效循環(huán)圈內(nèi)選合適的狀態(tài),通過修改反饋函數(shù),達到自啟動的目的.0001111000011110Q0Q1Q2Q31001100110011001

原狀態(tài)圖D0=Q30001111000011110Q0Q1Q2Q31001100111011101修改后的狀態(tài)圖D0=Q3+Q0Q2(可有多種方案)2)實現(xiàn)自啟動的方法00101001010010100101101101101101000010001100111000010011011111113)用中規(guī)模集成移位計數(shù)器構(gòu)成扭環(huán)形計數(shù)器3,4DQ1Q2Q3Q0R1,4D3,4D3,4D3,4D2,4DDSRC41→/2←10}M03SASBCPSRG4741940000110&&110010100101001010010110110110110100001000110011100001001101111111Q0Q1Q2Q3DSR=Q3+Q1Q2Q04)扭環(huán)形計數(shù)器的特點①扭環(huán)形計數(shù)器輸出碼為循環(huán)碼，能有效防止冒險現(xiàn)象;②扭環(huán)形計數(shù)器的輸出波形為：CPQ0Q1Q2Q3③扭環(huán)形計數(shù)器狀態(tài)的利用效率比環(huán)形計數(shù)器高,n個觸發(fā)器構(gòu)成的環(huán)形計數(shù)器有2n個有效狀態(tài),有2n-2n個無效狀態(tài).例:試設(shè)計一個能產(chǎn)生序列信號為00011101的移位型序列信號發(fā)生器.解:移位型序列信號發(fā)生器的一般框圖為

組合電路移位寄存器

…輸出F11.1.4用MSI設(shè)計同步時序邏輯電路工作原理:將移位寄存器和外圍組合電路構(gòu)成一個移存型計數(shù)器，使該計數(shù)器的模和要產(chǎn)生的序列信號的長度相等，并使移位寄存器的串行輸入信號F（即組合電路的輸出信號）和所要產(chǎn)生的序列信號相一致。組合電路移位寄存器

…輸出F設(shè)計方法：序列長度為8，考慮用3位移位寄存器。選用74194。僅使用74194的Q0、Q1和Q2。①狀態(tài)劃分00011101

00011101S1S2S3S4S5S6S7S8S1Si=Q0Q1Q2S1=000S2=100S3=110S4=111S5=011S6=101S7=010S8=001S1=000右移串行輸入輸出②求右移串行輸入信號DSR外圍組合電路用四選一MUX實現(xiàn)，取Q1Q2為地址，則：Q0Q1Q2nnn000111100100001111D0=1D3=Q0D1=0D2=Q03,4DQ1Q2Q3Q0R1,4D3,4D3,4D3,4D2,4DDSRC41→/2←10}M03SASBCPSRG4741941101010123}G03MUX10輸出Y③畫電路圖①狀態(tài)劃分試設(shè)計一個能產(chǎn)生序列信號為10110的移位型序列信號發(fā)生器.例：解：由于序列長度為5，先對序列按3位劃分。1011010s1s2s3s4s5101011110010

101Q1Q2Q3在S1時，要求DSL=1在S4時，要求DSL=0對序列按4位劃分：1011010110s1s2s3s4s510110110110101011010Q0Q1Q2Q3②求左移串行輸入信號DSL0001111000011110Q0Q1Q2Q301110×××××××××××F=Q0n+Q3n=Q0nQ3n=DSL③經(jīng)檢查電路可以進行自啟動3,4DQ1Q2Q3Q0R1,4D3,4D3,4D3,4D2,4DDSLC41→/2←10}M03SASBCPSRG474194011輸出&11.2時序邏輯電路的分析方法分析目的:所謂分析，就是由給定電路，來找出電路的功能。對時序邏輯電路而言，本質(zhì)上是求電路在不同的外部輸入和當前狀態(tài)條件下的輸出情況和狀態(tài)轉(zhuǎn)換規(guī)律.

同步時序邏輯電路和異步時序邏輯電路有不同的分析方法。11.2.1同步時序邏輯電路的分析方法由于在同步時序電路中，各觸發(fā)器的動作變化是在CP脈沖作用下同時發(fā)生的，因此，在同步電路的分析中,只要知道了在當前狀態(tài)下各觸發(fā)器的輸入（即驅(qū)動信號）,就能根據(jù)觸發(fā)器的特性方程,求得電路的下一個狀態(tài),最終找到電路的狀態(tài)轉(zhuǎn)換規(guī)律。(3)根據(jù)狀態(tài)方程和輸出方程,列出狀態(tài)表;(4)根據(jù)狀態(tài)表畫出狀態(tài)圖或時序圖;(5)由狀態(tài)表或狀態(tài)圖(或時序圖)說明電路的邏輯功能.分析步驟:列出時序電路的輸出方程和驅(qū)動方程(即該時序電路中組合電路部分的邏輯函數(shù)表達式);(2)將上一步所得的驅(qū)動方程代入觸發(fā)器的特性方程,導出電路的狀態(tài)方程;例:分析下列時序電路.=1=1&≥1QQ1J1KC1CPABZ(1)寫出輸出方程和驅(qū)動方程.Z=A⊕B⊕QnJ=AB,K=A+B(2)寫出狀態(tài)方程.Qn+1=JQn+KQn=ABQn+(A+B)Qn=ABQn+AQn+BQn(3)列出狀態(tài)表.ABQnQn+1Z000000010101001011100001101101101011111(4)列狀態(tài)圖.0111/000/100/001/110/101/010/011/1QAB/ZZ=A⊕B⊕QnQn+1=ABQn+AQn+BQn=1=1&≥1QQ1J1KC1CPABZABQnQn+1Z000000010101001011100001101101101011111(5)說明邏輯功能.

串行輸入串行輸出的時序全加器.A和B為兩個二進制加數(shù),Qn為低位來的進位,Z表示相加的結(jié)果,Qn+1表示向高位的進位.例:分析下列時序電路的邏輯功能.1J1KC1QQF01J1KC1QQF1CP&1&&ZX輸出方程：Z=XQ0Q1nn驅(qū)動方程：J0=XQ1

，K0=XJ1=X，K1=X+Q0nn狀態(tài)方程：Q0=XQ1Q0+XQ0=X(Q0+Q1)Q1=XQ1+X+Q0Q1=X(Q0+Q1)n+1n+1nnnnnnnnnn由JK觸發(fā)器的特性方程：Qn+1=JQn+KQn狀態(tài)表XQ1Q0Q1Q0Z000000001000010000011000100100101110110010111111nnn+1n+1001001110/00/00/00/01/01/01/01/1狀態(tài)圖Q1Q0X/Z功能:1111序列檢測器輸出方程：Z=XQ0Q1nn狀態(tài)方程：Q0=XQ1Q0+XQ0=X(Q0+Q1)Q1=XQ1+X+Q0Q1=X(Q0+Q1)n+1n+1nnnnnnnnnn11.3同步時序邏輯電路設(shè)計方法11.3.1用SSI設(shè)計同步時序邏輯電路由觸發(fā)器設(shè)計同步時序邏輯電路的一般步驟：(1)根據(jù)邏輯要求,建立原始狀態(tài)表或原始狀態(tài)圖;(2)利用狀態(tài)化簡技術(shù),簡化原始狀態(tài)表,消去多余狀態(tài);(3)狀態(tài)分配或狀態(tài)編碼,即將簡化后的狀態(tài)用二進制代碼表示;

(4)選擇觸發(fā)器類