2023年IC行業(yè)收藏數(shù)字后端面試問題

IC行業(yè)收藏:數(shù)字后端面試問題zｚ

（2023-0５-0813：06:07)HＹＰＥRLINK＂javaｓcript:；"轉(zhuǎn)載▼分類:

HＹPERLIＮK＂httｐ:／／ｂlog.ｓｉ/ｓ/ａrtｉcｌelist＿_1_1.htmｌ＂\t"_blａnk"硬件

HＹPＥRLＩＮＫ"＂數(shù)字后端面試問題分類：

ＨYＰEＲＬIＮK＂"IＣ設計２023-08-311５:51

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舉報ＨYＰEＲLINＫ＂"\ｔ"＿blａｎk"面試HYPEＲLIＮＫ＂"\t"_ｂlank"transitioｎＨYPEＲＬIＮＫ"＂\ｔ"_ｂlank"deｌａyHYＰＥRＬIＮＫ"＂pathHYＰＥRLINK""\t＂_ｂｌａnk"treｅHYPERLＩＮＫ""\t"_ｂlank＂ｆuｎｃｔion目錄（？）ＨYPERLＩNK＂＂\ｏ"展開"[＋]1．１EEＴOP版主面試問題0０1)Whyｐowerstrｉpeｓrｏｕtedinｔhetopｍｅtaｌlayers??為什么電源走線選用最上面的金屬層？由于頂層金屬通常比較厚，可以通過較大的電流1．高層更適合globalｒｏｕｔing．低層使用率比較高,用來做power的話會占用一些有用的資源,

比如stdcｅll

通常是m1Pin

。?2．EM能力不同樣,一般頂層是低層的２～3倍。更適合電源布線。?3.一般ip占用的層次都靠近下幾層，假如上層沒有被嚴禁rｏutiｎg的話，toplayｅｒ

可以穿越，低層是不也許的,并且高層對下層的noise影響也小很多。

0０2)WhydoyouｕsealternaterouｔingapproacｈHＶH／VHＶ(Hｏrizontal-Vｅｒｔical-Ｈｏｒizoｎtａｌ/Ｖerｔｉcal-Horizoｎtal-Ｖerｔicaｌ)？?為什么要使用橫豎交替的走線方式？

(感覺這個問題比較弱智，但是號稱是intｅl的面試問題,暈！我憧憬和向往的圣地啊!?。。榱斯?jié)省布線資源--－重要因素橫豎的兩根線之間的耦合系數(shù)最小，信號干擾小003）Ｈoｗtofixx-taｌkvｉｏlatiｏn？?如何解決線間干擾？答案:

1)upsizevｉｃtimneｔdrｉver,downsizeagｇressornetｄriver

2)increａsｅwirｅspａce，shieldｉng，changelａyｅｒ,chaｎgewirｅwidth

3）ｉnsｅｒtbutterinvｉctiｍnet

能答出以上3條的，在工作中已經(jīng)基本夠用，但是尚有兩個不常用到的,是AMＤ的一個大牛告訴我的。??4）把與victｉｍｎet相連的輸入端改成Ｈi-Ｖth的單元

5）改變信號的tｉminｇｗinｄow。這個不易做到，但是也是解決方法

004)Ｗhataｒeseverａlｆacｔorsｔoｉmprovepｒｏpaｇatiｏndelａｙｏfｓｔandardcell?

哪些因素可以影響標準單元的延遲?答案:

1)

PＶT

2）ｉｎpｕttraｎsiｔion，

outputload

３)Vth

００５)Whaｔwｏuldｙｏudoｉnorｄertoｎotuseｃerｔainceｌlsｆｒoｍtheｌibrary??如何嚴禁使用庫里面的某些單元?禁用就用sｅｔ_ｄonｔ_uｓe嚴禁修改就用sｅt_dｏnt＿touch

006）Ｄuriｎgｔｈesyｎthesis,ｗhattyｐeｏfwireloadmoｄelareｏfteｎｕsed？?做RＴL綜合時,經(jīng)常使用的wiｒeloadｍodeｌ有哪幾種？答案:

１）zeｒｏwireloadmoｄel?2）基于fａｎout的傳統(tǒng)

WLM?3)基于物理位置（距離）的wireloadmｏdel，在Caｄeｎcｅ的ＲC中叫PLE，Synopsys叫DCUltraToｐographiｃａl??

附加問題：?Whattｙｐｅｓofｄｅｌａymodelareusedｉndｉgitaldesiｇｎ?(數(shù)字IＣ設計中有多少種類型的delaymｏｄｅｌ）

?答案:?NLDM

CCＳ

ＥCSＭ

尚有一個現(xiàn)在基本不用了的—LDM

０07)ＨｏwdeｌayｓarecharaｃtｅｒｉｚeduｓingWLＭ（WiｒeLｏａdＭodeｌ）?

使用一般的ＷＬM

(不是zerｏWLM,也不是按照物理位置算的DCＴ）,DＣ是如何計算delａy的?答案：?DC在計算延時的時候,net的rｃ就要根據(jù)所選取的ｗrieloadmodeｌ來計算，

計算時和輸出的ｆａnｏut決定?以ｓmic13的smiｃ１3_wl10為例?wｉre_load("sｍｉc13_wl10"){?rｅｓistaｎcｅ:8.5e－8;

cａpａcitａｎce:1.5e－4;?aｒea:0.7;?ｓlope:６6.6６７;?fａnouｔ_lｅngth(1，66.667)；?根據(jù)fａｎout值，由fanｏut(１,6６．６67)可以得出互連線長度為６６.66７，然后根據(jù)ｒｅsｉsｔance和capacｉtance計算出互連線電容為１.5e-4*６６.６67,互連線電阻為8.5ｅ-8*66.６67

,當然假如扇出值表中沒有，就會用到ｓｌoｐe,例如扇出為3時，此時估算的互連線長度為1*66．６67＋（３－1）＊slｏpｅ，再計算出RＣ值,然后DＣ由此計算net的延時。

００8)Ｔhereareｓourcｅｃｌockclkａ(ｃreatｅ＿clock)，aｎｄｇｅnｅｒatｅdcloｃｋｃlkbｂycｌｋa.

Iｎpｒe－CTSｎｅtlｉst,thereiｓnetwｏrklatencyinclka,hoｗｔhiｓlateｎcypropagatestoclkb?

Inｐoｓt－CＴＳneｔlｉst,Wｈatyouneedtｏdｏｆorthiｓnetworklatenｃy??

假設有兩個時鐘，原始為clkａ，生成的時鐘為clkb,?在沒有時鐘樹的網(wǎng)表中,cｌka的networklatｅnｃｙ會自動傳遞到clkb上嗎?clkｂ的lａt(yī)ｅｎcy如何描述??在生成時鐘樹的網(wǎng)表中,如何解決neｔwｏrkｌａｔenｃy？clkb的latencｙ又如何描述？答案:?在pre-CTS時，cｌkａ的networklatｅｎｃy會自動傳到clkb上

在poｓt－ＣTＳ時,可以把networklateｎcy去掉，通過ｓeｔ_ｐroｐａgaｔed＿ｃlock命令，讓工具根據(jù)clocktree去計算實際的clｏｃｋneｔwｏrklatency

009)Tｈerｅaresoｕrceｃlｏckclkａ(creａt(yī)e＿cｌock)，andgeneｒatｅdclｏckclkbｂyｃlｋa．howｄoyｏuｓpecｉfythｅmｉｎCTSｓpecｆile?Asｓumetheｒｅisｒealｔimingpａt(yī)ｈbetweｅnclｋaandcｌkb．?clｋb是clka的生成時鐘,在CTS的spec文獻中如何定義這兩個時鐘?假設cｌka和cｌkb之間的FF有時序收斂的規(guī)定。?難度:３?

答案：?在CTS的spec文獻中定義

ｃlka

是

roｏｔ,cｌkb

為

tｈrouｇhpiｎ,再加上那些應當有的sｋｅｗ，transitiｏn，ｉnｓeｒｔiｏndｅlay等就好了，其它的事CTS會給你做

010)ａｓsumeinpre-ＣTSSDC,clocｋｕncｅrtainｔｙfｏrｓeｔupcoｎtainsplljｉttｅr+clｏcｋtrｅeｓkew.Ｈｏwdoｙｏuｓetｃlｏｃkunｃeｒtaintyｆoｒholｄ，anｄｈｏwｔｏｍodifyiｔtopost-ＣTSｓｄc？?假設在prｅ－ＣTS的時序約束中，ｓeｔup的cｌockuｎcerｔaｉnty是由PＬLjｉtter和cｌocｋtｒｅesｋew兩部分組成,那么?１）prｅ-ＣTＳ的時序約束中,ｈｏlｄ的clｏｃkuｎcerｔａintｙ是什么?

２）poｓｔ-ＣＴＳ的時序約束中，ｓeｔuｐ和hｏlｄ的cｌockｕｎcｅrtａinｔy要做什么樣的修改？?難度:2??答案：?１）

pre-CTS，

seｔｕp的clockｕｎcerｔainty=PLＬjｉtter+ｃｌｏｃktreeskew?hoｌｄ的clockuncｅrtaintｙ=cloｃktreeskeｗ

2）

ｐｏst-ＣＴS，

sｅtｕp的cloｃkuncertaintｙ=PＬＬｊｉtｔer

hold的clocｋuncerｔaｉnty＝0

011）Ｗhａt(yī)arevariouｓtｅchniquestoreｓolveroutinｇｃｏngesｔiｏｎ?

請具體解釋解決走線阻塞的問題

難度：4?

提醒:?1)

rｏutinｇcongestioｎ發(fā)生在后端，前端一般不太考慮這個問題,需要后端自己去想辦法解決,但是解決的辦法不只在后端，也有一些方法需要前端的配合?2）

阻塞有多種情形,要分別討論，沒有一個統(tǒng)一的解決辦法?？梢园汛蟛糠值淖枞闆r列舉出來,就已經(jīng)夠4級的水平啦?

答案：

1)阻塞在RAM（ｍａcｒo）之間:也許RAＭ之間的距離沒有計算對的,可以加大RAM之間的間距;扭轉(zhuǎn)ＲＡM的方向,使得RAＭ的ＩOｐｉn朝向更容易走線的那邊;假如是多個ＲAM共用地址或者數(shù)據(jù)線，盡量把RAM的地址數(shù)據(jù)ｐin對齊

2）阻塞出現(xiàn)在RAM和幫助單元交界的地方:在RＡM周邊加一條halo（kｅepｏuｔ）;把ＲAM放在四周，盡量把中間留下的空間變成方形；在有阻塞的地方加一些由小的plａcｅｍｅnｔbｌｏckagｅ組成的矩陣??3)阻塞出現(xiàn)在標準單元的某一塊：也可以加一些由小的placementblｏｃkａge組成的矩陣;moｄｕle/ｉnstancepaｄding；運用ｐlacementgｕiｄe減少那塊地方的標準單元個數(shù)；ｓｃａｎchainrｅordｅriｎg也會改善一些阻塞；定義dｅnsity上限；使用congestｉondrｉｖeｎ的plaｃeｍeｎt，并且規(guī)定place之后做cｏngｅsｔiｏｎ優(yōu)化；在綜合是嚴禁使用那些piｎ太多太密集的標準單元(多半是那些復雜的組合邏輯單元);請前端使用RＡM代替觸發(fā)器矩陣；請前端修改算法

４)應當盡量減少ｐowerroute占有的資源，謹慎選擇powerｍesｈ使用的金屬層，VＩＡ的大小等。在deｔａｉlroｕte完畢之后，你假如已經(jīng)試了各種解決signaｌcｏngestion的方法，尚有少量DＲC無法解決時，可以考慮切掉部分ｐowｅrmesh

0１2）Howdoyoｕgｅｔｂｅtteｒskｅw/iｎsｅrtiondelayｓiｎCＴS(ClockTreeSｙntｈesｉs）??如何得到更好的時鐘樹skew和iｎseｒtiｏｎdelay

難度:4答案：

clockｍesh

是一種方法。

?假如是用普通的CTＳ的方法，可以從下面幾個方面著手。不太也許一次就把CTS做得很好，要反復調(diào)試各種參數(shù),達成最佳效果。

1）合理的clocｋｒｏot和thrｏugｈpin。這個看似ＣTS會從ＳDC自動抓出來,但是并不一定是最佳的,特別是多個cloｃk互相有重疊的leafpin時,要特別注意

2）不要用太大或者太小的cｌｏckbｕｆ／inv

3)選用RC最小的金屬層。假如上面ＲC最小的金屬層已經(jīng)被占用，比如RＣ最小的ｔop,ｔop-1已經(jīng)不夠clｏｃｋneｔ時，而ｔop-2到layｅr2都是同樣的ＲC時,可以選用layer３/4。為什么不用更高層哪?由于這樣既照顧了layeｒ2/1的piｎ,有不用太多的via到更高層

4)假如用dｏuｂlewidthｃｌockwirｅ,可以適當增大clockbuf/ｉnｖ的sｉze?5)合理的maxfaｎout。有時clockbuｆ／iｎｖ的ｆaｎｏuｔ可以超過max_fanouｔ的限制?６)不要把ｓkew設得太小

７)min_iｎseｒｔion_delay=0ｎs

8)合理的ｔrａnsitｉontime，不要太小?9）使用pｏstCＴS的ＣTSoｐt?10)做clocktreｅ時,就直接把clocknet走線完畢

013)Ifgｉｖｉngtoｔａlsｔａnｄａrdcellgａｔecounｔ,ａllｍemoｒｙmacroｌistｉnｃlｕdiｎｇmemorｙｔyｐe,ｂitｗidｔhaｎddeｐtｈ,aｌloｔｈｅrｍaｃroｗｉtｈｒeaｌsｉzｅ,andIOtypeａnｄtotaｌnｕmber.Hｏwｄoｙoｕestimatethediesｉze???假如告訴你標準單元的門數(shù),所有內(nèi)存的類型和邏輯大小，其他ＩP的實際大小,以及IＯｃｅll的種類和數(shù)量,你如何估算整個芯片的面積??

難度：３?

答案：

IOｎeck

和

cｏｒeneck

一般稱作

IOlimited

和

corelimiteｄ,?IＯｌiｍited

：這個芯片的面積是由于ＩO個數(shù)限制(太多)，而不得不做得那么大。ｃｏre部分其實用不了那么大。這時面積計算就簡化為每邊IO個數(shù)的計算了。?Corelimiｔｅd:芯片面積是有coｒe部分的決定的,ＩＯ沒有那么多

?在Coｒelimited情況下，ｄiesizｅ的估算如下:

芯片面積

=core面積+ｐowｅrrｉng面積

+PADring面積

?core面積

=RAM面積

+

其他maｃro面積

+

標準單元面積

?ＲAＭ面積

=RＡM

自身的面積

＋RAMpowｅｒring面積

+keepout面積

+mｂｉst面積

RAM自身的面積可以通過memoryｃomｐilｅr或者查datａsheet得到,

有些RAＭ

可以不要powｅrriｎg。假如要的話，按照powermｅsh的寬度

xRAM的長寬

ｘ2＝

面積

kｅepoｕt＋mbist

的面積一般是ＲAM自身面積的１0%??其他mａｃrｏ的面積,比如PLＬ，ADC，DAC等，直接把面積加起來,再留3~5％的ｋeｅpｏut面積就好了

標準單元的面積＝(預估的ｇatecountx

每個gatｅ的面積)/utiｌiｚatｉon

ｕtilizaｔiｏn與使用的金屬層數(shù)和設計的用途有關，簡樸地計算方法是?５層mｅtal:50%?6層metａl:6０%

7層ｍetａl:70％

8層metal:8０%?以上不涉及pｏｗer專用的金屬層

假如設計是多媒體芯片,一般可以增長3~5%utilｉzaｉｏｎ,假如是網(wǎng)絡芯片,則要減少３～5％

０１4)wｈatsandconsoｆｕsiｎgbｕfferanｄinvｔersiｎCTＳ?

ＣTＳ中使用buffｅr和ｉnverｔeｒ的優(yōu)缺陷是什么?答案:?使用BUF:

優(yōu)點:邏輯簡樸,便于pｏsｔ-CＴS對時鐘樹的修改?缺陷:面積大,功耗大，ｉnserｔiｏndeｌay大

使用INV：?優(yōu)點:面積小,功耗小,ｉnserｔiｏｎdelａy小,對時鐘dutｙcycｌe有利?缺陷:不易做時鐘樹的修改

015)Iｆgｉｖingｔwophyｓicａldiｅｓasbelow,aｎdaskyｏuｓelectoneofthｅm.Hｏwdoyoｕpickitup?explainthｅreasonplｅａse.?（1）

ｗidｔh=2ｘhｅigｈt?(2）heigｈｔ=２xwｉdth?假如從下面的兩個芯片中選一個給你做后端設計,你選哪個？請說明選擇的理由？

(1)

寬

＝2倍的長

（2)

長

=2倍的寬答案:

去除不太好用的layeｒ（比如metal1)和pｏwer專用lａyｅr(比如ＲDＬ）后,比較剩下的laｙer可以提供的H和V的roｕtinｇresouｒce，假如H的多,就選寬的，反之，就選高的。

016）ｉfthｅｄeｓignｉsIOｌimｉted,howtoｒedｕceｔｈediｅsｉzｅ??由于ＩＯ太多而導致芯片面積過大，有什么方法減小面積?答案：?1)stagｇeｒIＯ，2重ｉo

可以算一個方法

2）IＯ可以不全放到四邊，只要封裝沒問題就行啦

--fｌiｐchip

算第二個方法?3）假如有多套IOcell可以選擇，盡量選瘦的?4）調(diào)整芯片的長寬比

017)gｉviｎｇｔhｅschematｉcａnｄdｅlaｙｉnａｔtachｅdpiｃture,ｃalcuｌaｔetheWCｓetupｓlackatDpinofＦ2,andBCｈｏldslacｋaｔDｐｉｎofF4

如圖所示電路,時鐘和延遲，計算到F2輸入端D的setupｓlａcｋ,到F4輸入端D的hｏlｄｓlacｋ答案：?Ｆ2輸入端Ｄ的seｔuｐslaｃk是(8+0.５-0.３)-(０.7+7.０)＝０．5

F4輸入端D的hｏldslａcｋ是（0.２+0．2)-(0．2+０.2+0.1）=-0．1

0１8）uｓinｇthｅsamelogｉcaｓｑuestｉｏn＃17，ｃoｎsideringＯCＶonclockｐaｔhonly,whiｃｈclockbｕffeｒｗillｂeuｓｅdfｏrOCＶｄeraｔinｇcaｌcuｌatioｎaｎdwhｉchcloｃkbuｆｆerwillｎｏt(ａ.ｋ．a(chǎn).CPPR）?

假如考慮cｌockpａｔh的ＯCＶ,在第17題的電路里面,哪幾個時鐘ＢＵF要被用來計算OＣV的deｒating，哪幾個不用(又叫CPPR)？暫不考慮X-taｌk產(chǎn)生的incrｅmｅntaｌdｅlay??難度:２?

答案：

Ｃ1C2不用算入ｄeｒａt(yī)ｉng（應當是也計算過,但是會通過CRPR填補),C３，C4,C５

要計算deｒatinｇ??附錄：

以下是幾個概念的通俗解釋。

?OCV：由于制造工藝的限制，同一芯片上不同位置的單元會有一點差異,這就是OCV?，F(xiàn)在尚有LOCV和AOCＶ,暫且不提。??deratｉｎg：是計算OCV的一種簡樸方法，在某個單一條件下，比如WC或者ＢＣ，把指定paｔｈ的延遲放大或者縮小一點,這個比率就是dｅrating。注意,這里要強調(diào)的是某個單一條件,要么是WC,要么是BC,不能把ＷＣ和ＢC混在一起,再ＯCV,由于那樣太悲觀,事實上是很難發(fā)生的。

除了deraｔｉnｇ以外，在使用ｉnｃremenｔalSDF的時候,也會對ＯＣV發(fā)生作用。這是明天的問題,比較有難度。?

CＰPＲ:一條path的ｓtartflｏｐ和eｎdflｏp的時鐘途徑,有時會有一部分是重合的，重合的部分不應當算OCV（注意,這里假設沒有使用increｍｅｎtalＳDF),這就叫ＣPPＲ。

019)continuefroｍqueｓtioｎ#18.BeｃauｓetｈerｅisCPＰＲ,theOCVderatｉｎｇoｎcloｃkpathC１ａndC２ａrｅｃanceｌed.Ｎowｇiｖingｉncremｅｎtaldｅlaycauｓedｂｙx－ｔaｌkｂetｗeeｎＣ１andC２.PleaseusetｈedeｒatｉnｇtocaｌculatetheｄifferenceofｃｌocｋpathdｅlayfromC1ｔoC2(inｃｌuｄｉｎgｔｈｅnetbetweenthｅm)fｏｒＷCsｅtupaｎｄBChｏlｄ.?

接上面＃18的問題繼續(xù)討論，由于有CPPR，在C1到C２那段ｃlｏcｋｐatｈ上面的OＣV被抵消掉了?，F(xiàn)在我們增長一個由x－ｔalk引起的iｎｃｒemeｎtal延遲在C1到C2的那段net上,具體數(shù)字見圖。

問題：

對于C1到C2那段cｌockｐaｔh,?在計算WＣｓetup時,由于OＣV引起的途徑延遲的差是多少?

在計算BChold時,由于ＯCV引起的途徑延遲的差是多少？

注意：

問題是那段cｌockpａt(yī)ｈ由于OＣV引起的pathdｅlay的差,不是問ｐathdelay的絕對值

?難度：5??難度5的問題不是蓋的吧,?好，改為選擇題,

Ｃ１到C２一段的OＣV延遲的差,?１)在計算WCｓeｔｕp時，是?a)0?b)0.0０05

ｃ）0.０0０７5

d)0.０245?

２）在計算BＣｈold時,是?a）０?ｂ)0．001?c)0.0０１5

d)0．0２6５

?

答案：??現(xiàn)在從incｒementalＳDF的格式說起，?（-０.0１:：0.０1５）(－0.015:：0.01)?左邊括弧里的是rｉｓingtiming延遲,右邊的是fａllingtiming

括弧里面的一對數(shù)字表達在這個條件下（WC或者BC）延遲的最大和最小值?由于是incrementａｌ延遲,要和基本延遲結(jié)合使用,所以，會有負數(shù)出現(xiàn)。?

再講OＣＶ的使用inｃreｍentａｌSDＦ的方法,

OCV計算ｐａt(yī)hdｅｌay時挑選最困難的情況，

在ＷＣsｅtｕp時,比如從F1到F2,

計算Ｆ1的cｌocｋｐath，就選inｃreｍentalSDF里面的最大值0.01５，?計算Ｆ2的cｌockpａt(yī)h,就選最小值－0.01

由于有0．95derating在-clock，-eａrｌy上，所以F2的clockｐaｔh要按比例縮小-0．01x０.95=-０.0095

所以C1到C2那段的ＯＣV的差是0.015+0.0095=0.02４５（選項ｄ)

?在BＣhｏld時,比如ｃongF3到F4，由于２個FF在同一個時鐘沿檢測ｈoldtiming,

CPＰR可以把ｉncremenｔａlSDF的延遲也抵消掉,?所以C1到C2那段的OCV的差是0

（選項a)??結(jié)論：

計算sｅtup時，CPPＲ不抵消incrementalＳDF

計算hoｌｄ時,ＣPＰＲ連incｒementalSＤF都可以抵消掉

0２0）ExｐlaｉnEＣO(EnｇiｎｅeringＣｈａngｅOrder)meｔhoｄｏlogy.?說一下EＣO的流程

難度:2??答案:?ECＯ有兩種，pre-ｍasｋEＣＯ和pｏst－masｋECＯ，它的分界線就是basｅlayｅｒtapｅoｕt之前和之后。??ｐrｅ-maskECＯ的流程是?1）后端寫出網(wǎng)表,給前端?2）前端修改這個網(wǎng)表

（一般不再做綜合)，可以使用任何標準單元（只要不是dｏｎt＿use）,交給后端?3）后端讀入ECＯ網(wǎng)表，和ＥＣO之前的place和route?４)ＥCＯplace＆rouｔｅ,SＴA,

DRC/ＬVS??ｐost-maskECO流程,假設你不想動baselayer?1)后端寫出網(wǎng)表，給前端

2)前端修改這個網(wǎng)表

（一般不再做綜合)，只能使用sparecｅll或者象gateａｒｒay同樣的ＥCＯcell

3)后端讀入ECO網(wǎng)表,和ECO之前的ｐlaｃｅ和rｏute?４)假如使用sｐarecelｌ，不用ECOplaｃe；假如用ECOcｅll,要將EＣＯcell放在以前帶gaｔearｒay功能的ｆillceｌl的位置上,再按照指定的ｌayer做ECOroute

021)ｃｔsWhaｔdoyouwriteiｎCTSｓpecfｉlｅ??CTSsｐec

文獻中一般包含哪些內(nèi)容？

答案：?（以CadenceＣＴＳspecfile

格式為例)

AutｏCTSRootPinpａd

Periｏd

MaxDelay

ＭinDeｌay

MａｘＳｋｅw

SiｎkMａxＴran

ＢufMaxTｒan

Ｂｕfｆer

ＮoGatingＮO／YES

DｅtaｉlRepｏrtYEＳ/ＮＯ?#SｅｔDPinAｓSynｃNO/YES

ＳetIoPinAsＳyncYEＳ／ＮO?ＲouteＣｌkNetYＥS/NO

PosｔOptYEＳ／NＯ

OptAｄdＢuffeｒYES/NO?#RｏutｅTypｅspecialRouｔｅ?#LeafRｏuteＴyｐeregulaｒRｏuｔe

ExclｕdeｄPin

ｌｅａfｐｉnlｅafporｔ

ｈroughpiｎtｈroughpｏrt

?clkgroｕp?mａｃrｏmoｄｅｌｐin

２2)conｇeｓｔionIfｔherearetoomａnyｐinｓoｆtｈelｏｇiccellｓinｏｎeｐlacｅwｉthiｎcｏre,wｈatｋindoｆissｕeswoulｄyｏuｆaｃeａnｄhoｗwillｙourｅsolve？假如在core里面某一塊有太多的標準單元的ｐin,有也許出現(xiàn)什么plａcｅ&routｅ的問題，如何解決？答案：1)嚴禁使用pin太多的cell2）減?。酰簦閘ization,方法很多３)看vｈ

可用資源,適當調(diào)整ｍouｄlｅ

形狀

2３)IftｈereaｒeDRＣ

（ｓｐacing,ｓhort)，hｏldandsetupｖioｌａt(yī)ｉonsｉnthｅｄeｓign,ｙoudon'tｈavｅenouｇhｔiｍetｏfｉｘallｏfｔhembｅforｅtapeout,whｉcｈoneyｏｕwiｌlfixfirst，ｗhichｏneyoｕcａｎｌeavｅitaｓis?Why？

假如設計中有ＤＲC（特指spacing和short),hｏlｄ和setuｐ違反,tａpeoｕt之前,你已經(jīng)沒有時間去修改所有這些違反,那么你一方面修改哪個?哪個可以不管?請說明理由。

答案:1）shｏrt,spacｉng2)hold3)

假如沒有時間,seｔｕp可以忽略

２4)SDＣ－multicｙcleｈowtｏsｅtmulticyclｅｐatｈconｓｔrａint?

如何設定multｉｃyｃleｐａt(yī)h?提醒:在一般情況下,muｌtｉｃyｃle－seｔuｐ

和

-hold要成對使用答案:clockdｏmaｉn:ｆast-slow:ｓｅt_multｉcycｌe＿patｈｎum-setｕｐ-ｆromclk1-toｃlｋ2-starｔ

ｓet＿multicｙcle_ｐatｈnum－1-ｈoｌｄ-fromclｋ1－toclk2-startsｌow-fast:sｅt_muｌticycle_ｐahtnum-setup-ｆromclk2-toｃlｋ１-end

set_mｕｌｔicyｃｌｅ＿ｐaｔhnum-１-hole-fromcｌk2－tocｌｋ１-eｎd

dａt(yī)ａｐath:set_multicycle_pａt(yī)hnum-setup-froｍdata１-toｄata２set_multicｙcle_pathnum-1-hoｌd－fｒｏmdata1-todatａ2

延伸問題：為什么-hｏld一般是-sｅtｕp的n-1？假如只有－ｓｅtuｐ木有-hold會如何？

答案:ｈold

是對前后兩個fｌipｆlop在相同時鐘沿的檢查.設了ｎ-1就是返回n-1個周期做holｄ的檢查，滿足了兩個flipfｌop在同一個時鐘沿。假如沒有-ｈold默認是檢查n前一個有效時鐘沿，假如ｎ＞=2，hold的檢查就不是在同一個時鐘效沿,對ｈｏlｄ的規(guī)定就要多n-1個周期,那樣太苛刻了,一般時序無法收斂

2５)SＤCｈoｗａｒeｔimｉngconsｔrａiｎtsdｅｖeｌoped，suchasclocｋ,geｎeｒａt(yī)edclｏck，IOｔimｉng,ｅxception?Wｈatｂackｅndteaｍcoｎｔｒｉbｕtetｏｉt?

一個設計的時序約束是怎么寫出來的？請大略說明時鐘，IOｄelay，ｆａlｓepａt(yī)h,

mｕltｉcyclｅpatｈ是如何得到的?在完畢時序約束的過程中，后端可以給予什么樣的幫助?答案:

clock和generateｄcｌock一般由設計spec決定。除非有些個別的locaｌｇeｎｅratedclｏck可以有前端工程師自己添加?IOtimiｎg與系統(tǒng)設計有關，應當參考/兼顧其他芯片的ＩO時序，由前端工程師作出?ｅｘceｐｔion（fａlsｅpath，

multicycleｐatｈ)一般是由前端工程師在做設計時決定的后端可以提供cｌoｃｋｎｅtworkdelａｙ/skew,DRV,以及幫助檢查ＳDＣ是否合格

２6)FLOWInｒegｕlａrbackenｄfｌｏwwitｈoｎlyonefｕｎｃtiｏnalmoｄeＳDＣ，ｐleaｓeexpｌaiｎtimingcｌoｓurｅｍｅｔｈodoｌｏgy/ｉssue/fｉxｅｓinpre-CTＳ,post－CTSaｎdpost-Rｏuｔestａgeｓ.?

在只有一個fｕｎｃtionSDC的普通后端流程中，對于pre-CTS,poｓt－CTＳ

和

ｐoｓt-Ｒoute這三步，請分別講述它們在時序收斂上的方法，一般會碰到的問題和解決方法。

答案:

?pre－CTS時，使用idealｃlｏck,只fiｘsｅｔup?post-CTS后,使用propagatecloｃk，可以只fiｘsetup,檢查hoｌd,但可以不fixhold?poｓt－Route后，仍然使用propaｇａt(yī)ｅcloｃｋ，fiｘsetup和hold??具體碰到的問題和解決方法：?ｐre-CTS:

假如有seｔup，重在調(diào)整ｆloorplan，bufｆertree結(jié)構(gòu)?Pｏsｔ-CTS:

假如有ｓetｕp，重在調(diào)整cloｃktｒee，buｆｆeｒtree結(jié)構(gòu)或者sizｅ?Post-Rｏute:

假如有setup／hｏld,微調(diào)ｃｌoｃｋtree/bufｆertrｅｅ的size,routiｎgchａnnel和圖層,實在不行，回到CTS

pｒeCＴS和pｏstCTs重要就是差個clockskeｗ的問題

尚有builｄcｌｏck的方法,這個很重要，

很多inter-cloｃkpａｔhvｉｏｌatiｏn都是由于沒有balancｅ好導致的

所以你在posｔCTS后的timing有時候有很奇怪的結(jié)果,

ｐoｓtRoｕte重要是SI

影響，ｔｉｍing

會變差些,

可以做pｏsｔrｏute

opｔ來修復回來,減少下crosstａlk的影響，

２7)ＦLOWCoｎtｉnuｅｆromｐreviouｓｑuestioｎ,iｆａdｄingｏｎemoreDＦＴtimｉｎgconstraｉｎt,hｏwdoyouｈanｄlethemuｌtipｌeＳＤC?ＵsiｎgEnｃouｎteｒorIＣCcｏmｍａｎdｓ，pleaseexplaintheｄeｔailwhaｔyoudo．?

繼續(xù)#2６的問題,假如再給一個DFT時序約束,在后端流程中,你如何解決多個SDＣ？假設使用Encoｕnter或者ＩＣC，請具體介紹如何設立

答案：簡樸地說就是使用ＭＭＭC。

在Ｅｎｃoｕnter里面,要逐步定義，crｅａt(yī)e_librarｙ_ｓetcｒeate_op_ｃondcreatｅ＿rc_corneｒcrｅate＿dｅlay_coｒnercrｅatePｏweｒDoｍaｉnｃreａt(yī)e_conｓtｒaint_modecreate＿ａnaｌysiｓ_viewset_deｆaulｔ_viｅｗｓeｔ_tｉmiｎg_deratｅ

對設計和SＤＣ仔細分析后,也可以合并ｆｕnｃtioｎSDC和幾個DFTSDC,這個屬于難度5的做法

28)CTSＴhｅrｅarefuｎｃtiｏnSＤＣwiｔhｍulｔｉpｌeclockｄoｍａinandｓcａｎSDCwithanindivｉduaｌscａncloｃk.Assuｍｅtｈｏsefｕｎctionalcｌockaｒｅuｎ－balanced,howｄoyoubaｌａncｅtｈeｓcancloｃk?

假設一個設計的funｃｔionSDＣ中有多個時鐘,在scaｎmodｅ下,另有一個單獨的ｓcanｃlｏck，假如functioｎａl的各個時鐘樹之間是不平衡的,請問如何平衡那個scａｎ時鐘?

答案：??假如CTＳ支持multi－mode，直接使用即可。?假如不支持,或者MＭCTS效果不抱負,就是在CTSｓｐeｃ中，同時定義fuｎction

和

DFT

的時鐘,然后在scanｃｌoｃｋ里面,把ＭＵＸ設為leavepiｎ,再讓它們與ｆunctionｃloｋ到MUＸ的延遲做動態(tài)平衡

２９)ＳＤCThｅrearefｕnctｉonＳDC,scanshｉft,ｓcａｎｃａｐtｕre，scanaｔ-ｓｐeed，mbistat-ｓpeed,ａnｄjtａgSDC.CｏnsiderinｇＣPUrｕnｔime,youcaｎ＇taddallofthｅmｉｎｔoMＭMC.ＴhenwhｉｃhSDCyｏuｗillaｄｄintｏＭMMCｓetｕp,andhold?

?在一個設計中有多個時序約束，象ｆunctioｎ,sｃaｎshift,scaｎｃaptｕｒe,ｓcanａt(yī)-speｅd,ｍbisｔat－ｓpeｅd，

和

jtａｇＳＤC，為了減少運營時間，不能把它們都放入MMMC中,你選擇哪些放入MＭMC的setup中,哪些放入MＭMC的hold中？

?提醒：選擇的SDC要盡量的少，并且盡也許多地覆蓋其他沒有入選的ＳDC下的時序

答案：這個要從每個SDC的特點著手，個人經(jīng)驗，與設計有關，不敢保證使用與所有設計。1)scaｎshiｆｔ:速度很慢，不用太緊張setup,但是hold很重要，一旦hold有問題，所有與scan有關的測試全泡湯2)scaｎcａｐture:也是慢速,但是會有很多ｈｏｌd出來,特別是在不同的functｉｏn時鐘之間3)ｓcanat-speeｄ：高速,解決了它的seｔup,其他DＦT的sｅtup基本上就連帶著解決了4)mbistａt(yī)-speｅd:高速,但是涉及的邏輯不多5)jtag:慢速，很容易與functioｎＳDC合并

所有結(jié)論是MＭMＣsetup:function+scanａt(yī)-ｓpeedMMMCHoｌd:functｉｏn（+jtag）

＋scanｓhifｔ+ｓcaｎcapturｅ

３0)STAEｘplaiｎＳDFanｄSPEＦbackaｎnｏtatioｎtimingcorｒelationissｕｅ,

eｓpeciallyindｉfｆerｅｎtSTAtools?請解釋反標SＤF和SPEＦ在時序分析時的差異,特別是用不同的STA工具檢查ｔｉmｉng時答案：

使用SＤF做時序分析，無論使用什么toｏｌs，其結(jié)果應當是同樣的,沒有差異

使用SPEF時,由于工具需要把SＰEF換算成ＳＤF，這時會產(chǎn)生差異。

所以建議使用一個你信得過的工具生成SDF，然后大家都使用這個SＤＦ做ＳTA和仿真

31)Thereare4powｅｒsｕppliesinthedｅsign.VＤD1／2/3arediｆfｅｒeｎtvoltage.VDＤ1isalwayｓoｎ，butVDD２andVDＤ3canbetuｒnｏffandon．VDＤ2ｔobloｃkBaｎｄｂlocｋCdon＇tswitchatsａmetime．Ｐl(wèi)eａsｅfillｉnｔheblａnkｎeｅdstobｅaddeｄlevelsｈifｔerand/orisolaｔioｎcell.IfyoutｈinｋLeｖeｌsｈiｆter/ｉsolａｔｉonｃellshouldbeadｄedinnetABatBｓidｅ,ｔｈenwrｉｔeＢ;ｉｆｙouｔhinkｉt＇snotｎeｃessａrｙ,writeX.

如圖,一個設計中有４個電源，VDＤ1／2/３的電壓各不相同,VＤD1總是開著,其他會有開和關,并且到模塊B的VDD2和到模塊Ｃ的VDD2有各自分別的開關。請判斷在連接這４個模塊的8條ｎｅt上，哪些需要leｖelｓhifter,哪些需要ｉoslaｔioｎceｌl，把結(jié)果填入右邊的表中。

填法如下:假如你認為需要在nｅｔAB上加個leｖｅlshifteｒ，加的位置在模塊B里面,就在ｎetＡB的右邊的第一列空格里寫Ｂ。假如什么都不加，就寫X

???????+3１

３2）Continuefrom#３1question，thｅreisisolatioｎcelｌonｎetＢＡwithiｓolaｔeenablｅpin.WｈenｓhutｄowntｈeｂｌｏckB，ｗillｙoｕenａbleisolatｅpiｎfirｓt，orshutdｏwnＢfirsｔ?WhatorｄeｒｉtisｄuｒingbloｃkBpoｗer-oｎ？

接著上一題提問，在nｅtＢA上有一個ｉsｏlationcell,isolationceｌl都會有一個isolatｅenaｂlｅ端,在模塊Ｂ關斷電源時，是先讓isolaｔeenablｅ端ｏn哪,還是先關模塊B？反之，在開模塊B的電源時，誰先誰后?

難度:2

答案：先ｉｓoｌaｔeon，再pｏwｅroff,反之先poweｒｏn,再iｓoｌateoff

３3）Tｈereａｒe1０00cloｃkｓinadesign.Youｇuessｔｈｅconstraintｃroｓstｈeclｏcksｉｓincomplｅte,anｄｗanｔtohａvｅａlistoｆclockｓwhicｈｈascｒoｓsｃｌｏcｋdomaｉnpatｈ.Howdｏｙoｕfindwhetherｔherｅispatｈｂetweｅn２clockｓ？

設計中有１000個clｏck，你懷疑跨時鐘的時序約束有問題，想找出哪些cｌｏｃk之間有reａlpath,請問如何找？

難度:2

答案:check_timing或者寫一個循環(huán),reporｔ_timｉｎg－clock＿from－clｏｃk_to

34)WhatａｒevａrｉoussｔaｔisticｓaｖａｉlableinＩＲ-ｄｒoｐａnaｌｙsｉsreportｓ？IR-drop的分析報告里面都包含哪些內(nèi)容？

難度:2

答案:至少涉及各種mode下的statｉc和ｄyｎaｍicＩＲ-sroprepoｒt,其中drｏp的允許范圍可以參考廠家的意見fｕnctionmｏde下的EMreｐort和ＲＪrｅpoｒｔ

35）Ｗｉthrｅspecttocｌockｇａt(yī)e,wｈatarｅvaｒioｕｓiｓsueｓyｏuｆacedatvａrｉousstaｇesintｈephyｓicaldesigｎfloｗ？在后端流程的每步中，如何解決門控時鐘?

難度:3

答案:

假如是用latch＋aｎd／ｏr在組合成的clockgatinｇcｅll，比較麻煩,以后估計不多見了，暫不討論。ＴomＰaul提到的問題都很讓人頭痛，特別是做CＴS時,如何解決那些個ｌatch的ｃｌkｐin。Ｐｌaｃｅ時,latcｈ和and/oｒcell一定要靠得很近。

一般使用ICＧｃｅll時,place:使用ｃｌoｃｋgatingaｗａreplaceｍｅnt選項CTS：重要看工具的本領了，一般是希望在滿足ｓeｔｕp的前提下，IＣGcell要盡量靠近clockrｏｏｔrｏｕte：除了ｃlｏcknet優(yōu)先以外，不記得尚有什么可做的了

36)ＷhatiｓSSO?HowtocalculatetheSSOinpadriｎgdeｓign？什么是SＳO,設計PADriｎg時，如何計算SSO？

難度:3

答案：

ｓso

,即simultanｅousswitchingoupｕts,即允許同時切換的信號IO的數(shù)量。多個信號IO同時切換時，因更多電流流過padriｎg，在ｐaｄ電源IO的ｂｏndiｎｇwire及片外引線上的電感上，產(chǎn)生Lｄｉ/dt的壓降。也即sｓn，同時切換噪聲。重要是會引起地彈，即gｒｏundbounｃe。避免sso有很多方法。如增長供應ｐａd用的電源IＯ數(shù)量,采用doｕbleboｎdinｇ或ｔrｉpleｂｏｎding，采用slewratｅｃoｎtrol的IO,避免把ｐad電源IO放在corner上（corneｒ處bondingwｉｒe引線最長，Ｌ最大）,等。重要還是采用增長ｐad用電源IO數(shù)量的辦法,計算方法一般foundry會提供，一般是給每個信號PAD一個DＦ值（還要根據(jù)bondｉngwｉｒｅ電感值做出選擇）,把自己用的所有信號ＩO的ＤＦ值加在一起，能得出所需要的POWERPAD的數(shù)量。

3７)Inbｕildingthetimiｎgconstrａiｎtｓ,doyouneedtocoｎstraｉｎallＩＯpｏrts?Ｃanａsinglepoｒtｈavemｕltｉ-ｃlｏckeｄ?Howｄoyoｕsetdｅlaysforｓuｃhpｏｒts?Canaｃlｏckportｈａvemulti-ｃlockdefｉnｉtｉｏn?Hｏwdoyoucreatｅｃlockforｔhispｏｒt?

寫時序約束時，是否需要對所有的ＩO端口加約束?一個信號端口是否可以被多個時鐘約束?應當如何對這種端口設立delay?一個時鐘端口是否可以定義多個時鐘？應當如何定義這些時鐘?

難度:２

答案：

CLOCKpoｒts

不需要加,其他都要可以,sｅt_inｐuｔ_ｄｅlay-add_delay可以,crｅａt(yī)ｅ_clock-add

３8)

Ｗhatｉｓｐurposeｏfｌockupｌatcｈinsｃaｎｃｈain?Ｄoesloｃkｕｐｌａt(yī)chaｌwａysfixtｈeproblemofｆiｒｓtqｕestｉoｎ?Dｏesloｃkｕplaｔchclｋｐinconnｅcttoｔheclocｋofpredeceｓｓorｆlｏporｓuｃｃessoｒ?

scanchain中插入ｌｏckｕpｌａt(yī)cｈ的目的是什么？是不是lｏckuｐｌaｔch總能達成那個目的？ｌockuplatch的ｃlk端與前一個flop的ｃlock相連，還是后一個ｆlop的ｃloｃk相連？

難度：3

答案：

一般scａｎ

用的時鐘樹大部分是與fuｎctｉｏn的共享，所以ｓcancｈａin的前一段和后一段的clocｋinserｔiondｅｌay會不同樣，由于ｓｃansｈｉft速度很慢,不太用顧及seｔup,但是要保證ｈolｄ。

所以在前一個FF的ｃｌｏckinsｅrtioｎｄelay小,后一個大時，插入一個loｃkuplatｃh,使信號多保持半個周期,以滿足后一個FＦ的hold規(guī)定。

它們的時序關系是前FF時鐘延遲+1/2ｓcan時鐘周期

>＝

后FF時鐘延遲+

后FFhold規(guī)定

當后FF時鐘延遲太大時，lockuplaｔcｈ也解決不了hold違反的問題

按此分析，locｋｕplａｔch的ｃlk端是和前一個ＦF的時鐘相連的。

3９)ＨowissｃaｎDEFｇeｎeｒated?

scanDEF是怎么生成的？

難度:2

答案：

在第一次做完scanchainsｔitｃh后,讓DFＴｔooｌ輸出一個ｓcandｅf

4０)Ｗhataｒeprｏs/coｎsｏｆuｓinｇlowVt,hｉgｈVtｃelｌs?使用lｏｗＶt

和

highＶｔcelｌ的優(yōu)缺陷?

難度：1

答案：

lvtcell速度快,耗電高，靜態(tài)電流大hvｔcｅll速度慢,靜態(tài)電流小這是tｉｍiｎg與power的ｔｒadｅoff

41)Howdｏyoｕreducｅsｔandｂｙ(lｅakage)ｐoweｒ?Howdoyｏuredｕcedynaｍicpｏｗeｒ?如何減少靜態(tài)功耗?如何減少動態(tài)功耗？

難度:３

答案:老陳認為,這是最邪惡的一種提問方法!貌似簡樸，其實覆蓋范圍很廣。leakａgepowｅr+dｙnamiｃpowｅr

不就是tｏtalpower

嗎？那么這個問題可以換一個說法:如何減少功耗?這樣可以從系統(tǒng)結(jié)構(gòu)，算法，前端，一直說到后端,即可以羅列幾個大的方向,也可以具體到每個細節(jié)，你也搞不清楚他想問的是那個方面。反過來說，假如他故意刁難你,就可以用這種問法,反正你答不全，屆時就說你水平不夠！

我們就集中在后端的部分（加一小部分前端)，并且是細節(jié)討論樓上幾位說得都對,總結(jié)一下

靜態(tài)功耗:非關鍵途徑HVＴｃell

替換coarｓｅgrain,

finegraiｎ，

ｐowerｓhuｔdoｗn減少decap＿cｅｌl散熱降溫

動態(tài)功耗:降壓powerislandDVSF非關鍵途徑HＶTcell

替換cｌockgatｉngmemｏrｙｓplｉtsiｇnalｇatingｔｒａnsitｉonｔime

約束減小高速信號的走線長度

42)如何設計PＡDring？HｏwｄoyoudesignPＡDｒing?如何設計PADring？

難度:3（又是一道比較邪惡的題目）

答案:

大的流程是：1)根據(jù)系統(tǒng)(其他芯片的）規(guī)定，芯片內(nèi)部的ｆｌooｒpｌａn,決定信號PＡD的位置２）計算出poweｒPAＤ的個數(shù),插入到信號PAD里面3）加其他的ＰＡD,比如IOfilleｒ,poｗercｕt，ｐoｗeronconｔroｌ,ｃｏrnerPAD，EＳD等

細節(jié)可以涉及:１）如何計算corｅpowｅｒPAD：估算corepｏwer，再加50%,算出電流，除以每個corepoweｒIＯ的最大電流,就是大體的ＰAD個數(shù)。插入到信號PADriｎg后,還要再計算ｐowerＥM，防止一根電源線上的電流過大。2)如何計算ＩOpowerPAD:從信號ＩＯ的功耗算起,同時計算SSO,取2個結(jié)果里面較大的3）在什么地方插入poweｒcuｔ：不同的電壓core電壓和不同的IO電壓之間,ｐowerisland之間,數(shù)字和模擬電源之間。4)pｏwerｏncontrolＰAD,一段每個IOrｉng需要一個5）ESD一般要加在每個不同的電源之間

43)Iｎhierarcｈiｃaｌdeｓignflow,explaｉｎblocｋleｖeｌpinplaceｍentflow?Wｈatａｒeｐａrameteｒstodeｃide?在hiｅｒarｃhiｃal流程中,如何擬定blｏck的pin（位置,金屬層)?

難度:3

答案:

在top-down流程中位置

:重要是看與該block相關的其它bｌｏｃk(如ANALOG等)的iｎteｒfａce，一般相關的PIN/PORＴ

要比較近,

同時也盡量不要使PIN被blocｋ內(nèi)部的

memoｒy(一般放在bloｃｋ的bounｄaｒy處)等擋到金屬層

:也要看相關的其它bｌoｃk的ＰIN/PORT所出的金屬層,盡量用一致的,同時不用Ｍ7.M8等一般用來走pｏｗer

的金屬層，當然M1

也不用

enｃouｎter(ICＣ也應當是同樣的道理)用flatｔeｎ的trialｒoutｅ來決定blｏckpin的位置和金屬層。當然，你可以事先指定,也可以事后修改

在bottom－uｐ流程中，重要是人為的規(guī)定了

44）Wｈａt(yī)dｏesx-talkreportscoｎtain？Hｏwdoｙoｕuseｔhoserｅｐoｒｔstoimproveｔhedesign?分析Ｘ－ｔalｋ后都輸出哪些報告和結(jié)果？如何運用這些結(jié)果改善設計?

難度：3

答案：

X－talk的分析結(jié)果中,至少要包含X-ｔalkｇｌiｔch和X-tａlkｄelａｙ

的報告和數(shù)據(jù)，

可以把gliｔcｈ報告讀回到P&Rtoｏl里面,讓ｔool自動解決這些問題，也可以手動,具體請參考每日一題（０03）

X-talkdｅｌay就是incremenｔaｌdeｌay,反標回網(wǎng)表中以后，再做一次時序優(yōu)化

78)Caｎinpｕtpｉnfloatinｇ（oｐenｎinｇ)?Ｃanoutpｕｔfloaｔiｎg?whｙ？

在設計中，單元的輸入端可以懸空嗎?輸出端哪?

難度：2

答案:

輸入端不行，輸出端可以輸入懸空會由于周邊電場的變化而引起cｅｌl內(nèi)部的翻轉(zhuǎn)，繼而影響到其他的邏輯的對的性

77）WhatａreRTＬ,Gate,ＭetalａndFＩBfixｅｓ？

難度：

3

答案:就是ｔapｅout

后的修改，rtl

級別的修改，很大了gaｔelevel:要動baselayer，mｅtalfix:只動mｅtal，不動baseFIBfix：

ｆoｃｕsｉonbeam,聚焦離子束，

常用于修改金屬連接

，就像動手術同樣

７6)Ｗhａt(yī)isScaｎ，mｅｍＢＩST,andlogicＢＩＳT?usｕalｌｙｗhaｔpercｅnｔageoｆtestcｏveragｅofsuｃk－atｒequested?ｗhａt(yī)%ofat－sｐeeｄtransiｔｉｏｎtｅst?

什么是Scan，

memBISＴ和logiｃBIST？通常suck-at和aｔ-ｓpeeｄtraｎｓition測試的ｃoveragｅ規(guī)定多高?

難度：１

答案:

跳過名詞解釋sｕck-atcoｖeｒage

一般要９8%以上at-speｅdtraｎsｉtion

也許會規(guī)定到７5%

75)Whａt(yī)ｉsaSoC(SｙsｔemOnChip)，ASIC,"fuｌlcustoｍchｉp",andaｎFＰGＡ？gｉvｉｎgｅxamplｅｓ？

舉例說明什么是SoC,

AＳＩC"fｕｌlcuｓtomchip"和

ＦＰGＡ?

難度:

1

7４)設計的哪些地方容易出現(xiàn)ＩR-ｄrop的問題？iｎwhｉchａreaitwillbeeａｓytohavedyｎａmicＩR－ｄｒoｐprｏblem？

設計的哪些地方容易出現(xiàn)ＩR-dｒoｐ的問題?

難度:４

(不容易答全了）

答案:

從電源布線的角度講,那些遠離電源端的地方,電源布線少的地方,容易出現(xiàn)iｒ-drｏp的問題。比如wirebond芯片的中間,fｌipｃｈip的四角,anaｌogmaｃro的邊上（由于有些aｎalｏg的上面不允許數(shù)字電源布線)

從sｗtｉchingaｃｔｉvｉtｙ的角度講，ｔoｇｇlｅratｅ高并且celldensiy高的地方IＲｄrop大，所以牢記不要為了balanｃeclocｋtree,把一堆clockｂuｆfｅr擺在一起。假如是靜態(tài)IＲdrop，頻率高的地方IＲdrop大。那么對于動態(tài)IRｄrｏp，一定是頻率高的地方IRdrop大嗎？

73)Ｈｏwsｌｏwａndfａsｔtransitiｏnatinpuｔｓｅｆfｅcttimｉnｇ,

gaｔecouｎt，

aｎｄｐower？

輸入端信號的tｒansition的快慢是如何影響ＡPR之后的時序,門數(shù)，和功耗的？

難度:3

答案：對timｉｎg的影響：ｓlowtrａnsｉtion使得速度變慢,fａstｔｒａnsiｔiｏn使得速度變快對poｗeｒ的影響:sloｗtraｎsition時功耗增大，ｆasｔ時功耗減小對gatecount的影響:要分以下２種情況,(１）假如整體的tranｓitｉoｎ規(guī)定較高,slｏwtranｓｉtｉoｎ會增長ｇatecｏuｎt;（2）假如整體的tranｓition規(guī)定不高，iｎputtｒansitiｏｎ對ｇatｅcｏunt沒有大的影響

注意:inputtranｓｉｔioｎ會逐級傳送到ｃhip里面的,雖然效力在逐級減小

７2)Ｉｆtheｒoutｉｎgcoｎgeｓtｉoｎexiｓｔsｂｅｔwｅentwomacｒos，tｈｅnwhatｗｉllyｏｕdo?

假如2個maｃro之間有走線擁堵的話,該如何解決？

難度：2

答案:

1)增大ｍacro之間的間距2）在maｃro之間加nｏn-bufｆｅrｐｌacementｂlｏckａge

或

加ｐartialblocｋagｅ控制chanｎel里面的celldｅnsｉtｙ３)調(diào)查那些cｏnｇｅstｉoｎ是如何導致的，改變ｆloorpｌan,引導工具不要從maｃro中間走線

71)Whatisclｏningandbufferｉｎg?wｈerｅwｅwilluseｉｔ?

什么叫克隆和緩沖，什么情況下用到這2種技術?

難度：3

答案:cloｎｉnｇ是在有多個siｎk的情況下，不改變邏輯功能把當前cell復制一份,分別驅(qū)動下一級的ceｌl，這樣可以減少當前單元的負載,從而獲得更好的時序,有時是為了ｐlａcemeｎt的考慮,譬如幾個ｓinｋ的方向不同,缺陷是會增長上一級的負載buｆferｉng是在不改變信號的情況下對信號再生，提高它的驅(qū)動能力,通常是兩級反相器構(gòu)成，可以提高電路的運營速度，有時也用來當延時單元，特點是不會增長上一級的負載在多個ｓinｋ的時序都比較緊的情況下適合用cloｎing,假如sink對timing的規(guī)定區(qū)別挺大的,可以用bufferｉｎg，一部分時序較緊的由上一級直接驅(qū)動，剩下的可以加一級buffｅr后驅(qū)動

70）WｈatisdifｆerenceｂeｔwｅenＨFNbｕｆferｔreeandCTS？

大扇出net的buffertree和CTＳ在時序和做法上的區(qū)別

難度：3

答案:

ｂufｆeｒtrｅe和clocktree的共同點是它們都是解決ｈighfaｎｏutnet的問題，只但是規(guī)定不同而已。buffｅｒtreｅ規(guī)定滿足maｘｔｒaｎs/ｆanoｕt/cａp,有時還要滿足setuｐ/ｈｏlｄtiｍｉngclocｋtreｅ不僅要滿足上面的所有規(guī)定，尚有skew，max/mｉｎlａt(yī)enｃy的規(guī)定

做法上大不相同，一般,ｂｕｆfeｒtreｅ在時序優(yōu)化時自動就做了

(以后別再問怎么用CTＳ來做reｓeｔｔreｅ了）clocktree有專門的命令，由于它的做法與dataｐath的做法太不同樣了

69)Whａt(yī)iｓLEＦ？whａｔｉｔ'ｓdiｆｆerenceｗithGＤS？

LEF是做什么用的?與ＧＤS的區(qū)別是什么?

難度:2

答案:

LEＦ是一種簡化版的GDS，它只涉及sizｅ和metal層有關的信息,比如pｉｎ，ｂｌｏｃｋagｅ等,其他bａｓelayer的東西只在ＧDS里面可以看到。同時LＥF尚有一些GＤS里面沒有的信息,比如，mｅｔal的Ｒ,C，routｉngａnｄplaceｍentruｌｅ等

LEＦ是一個文本文獻,可以修改編輯。GDS是二進制文獻,比較難修改

68）Ｗhａt(yī)coｒner－ＩOcontains?

coｒneｒ-IO

里面有什么？

難度：２

答案:

ｃｏｒneriopad除了

能保證

兩邊的

連線連接，

尚有

１)

dumｍyｂoｎdpaｄ

為了減小封裝的難度和減小一些應力的效益

（不是必須的）因此cｏrnｅrpａd兩端最佳空一些距離

來bondwire，封裝,否則封裝有一定的難度,容易出問題,

2)

dｕｍmypoly

，

也是減小機械等效益，有一些ACｔｉvｅ，

SＰ區(qū)域,不知道干啥的

67)Whａｔｉsmeantｏf9tｒacｋ,１2ｔracksｔandａｒｄcells?

對標準單元所說的９tｒａｃk和12track是什么意思？（同一種工藝下）這兩種單元有什么區(qū)別?

難度:3

答案：

一般sitewｉdth就是metal２ｐitcｈ,比如SMＩＣ１８

的

0．56x5．０４,

0．56

就是meｔaｌ2ｐitcｈ，由于stdcellｐｉn基本上都是由meｔaｌ2連接出來的，

高度

一般都是

ｓitewidtｈ的整數(shù)倍,比如７，

８，

9

，1０

,12

倍,也就叫做7/8/9/1０/12ｔrack單元,比如

０.56x5.04

的就是9track,

0.56x

3.92

的就是

7traｃk，０．２x

２.4（SＭIＣ65)

是12track,

0.2x1．8(TSMC65)

是9traｃk,

區(qū)別重要是：1)帶不帶ｔap

（ｎ/ｐｗｅlｌｐickup),但是也不是絕對的,比如SＭIC18

sc－ｘ9trａck帶ｔａp，

sc－m

７tｒaｃk不帶tap，不帶tap的要用tapcell來偏置電位，但是比如

TＳMC40nｍ的

１2tｒackTCBNBWP1２T,也不帶tap,

TSMＣ65

ｔcｂn65bｗp

９tｒaｃk

帶

tａｐ,

２)一般來說9ｔｒacｋ是

屬于標準siｚｅ,

7track屬于小size,也就是低功耗一些,速度慢些，1０、12tracｋ

是高速，

一般

ｍeｔal１的rａil做的更寬,管子仿佛沒啥區(qū)別,

ｒaｉl做的寬自然能走更多的電流，自然速度就快了,

功耗大了,有的還添加mｅｔal2ｒaｉｌ比如６5nm以下的庫,

這樣速度更快了,

選幾個ｔrａck

是由設計目的決定的，假如簡樸些

,就選9tｒack標準帶ｔaｐ的,

比較方便低功耗選7ｔrａck,ｔiminｇ不夠就選12traｃk的，

ＡRM的9trａck叫sａge-x,

7trａck叫mｅtｒo，

1２tracｋ叫ＰＯP

（peｒfoｒmaｎceｏptｉmizａt(yī)ionpａcketｓ），

6６）dｅtaiｌｅｘplainｗｈaｔｉstheｄifferｅncｅbetweenLECandｓimulatioｎ？

具體解釋形式驗證和仿真的異同

難度:２

答案:

形式驗證是為了驗證綜合前后或者ｌayouｔ前后，電路是否在數(shù)學模型上有改變吧。那綜合前后的形式驗證為例,用formality進行形式驗證時需要DC提供驗證節(jié)點,然后FＭ根據(jù)這些節(jié)點去驗證綜合前后的電路在數(shù)學邏輯功能上是否等價。形式驗證不需要任何激勵測試向量，他能保證邏輯上電路沒有發(fā)生變化。

仿真的話有分為layout前后的仿真,前仿真重要用于測試功能是否對的，需要測試激勵，后仿真重要用于測試是否滿足時序(當然也就測試了功能是否對的），同樣也需要激勵信號。仿真的目的是模擬電路實際工作狀態(tài),看輸入和輸出是否滿足設計規(guī)定。

假如要說區(qū)別的話，我個人感覺形式驗證就像數(shù)字電路中的analyse,分析電路功能，看是否滿足設計規(guī)定，而仿真的話更多的是在模擬實際電路工作情況。

65)

時鐘走線一般用那層金屬問題由szｐ9912收集提供,特此感謝！

Whicｈlａyeｒiｓusedfoｒcｌｏckrｏｕtingａnｄｗｈy?

時鐘走線一般用那層金屬，為什么？

難度：3

答案：

這是一個可以挖得比較深的問題,讓我們先從各層ｍｅtal的特性說起,假設共有8層金屬層最底層M1／２一般很薄,走線寬度最小,RC一般最大，并且會被celｌ的pin占去很多資源,肯定不適合做clocｋwire。最高１/２層Ｍ7/8一般很厚，走線寬度大，ＲC很小,適合大驅(qū)動的clocｋbuffer走線。假如是用銅做金屬層的話,最上面還會有一層極厚的鋁金屬層，一般不用做信號線的走線。中間幾層M3／４／５/６的厚度,寬度都適中，假如使用doublewidth,doublespace的走線的話，RC也比較小，也可以做clocｋwire。

假如考慮到VIA增長的電阻,一味地使用最高層不一定會得到最快的ｃlｏcktrｅe。但是一般信號走線大多是先用下層的金屬,所以建議根據(jù)各層的RＣ和整個設計的ｃongｅｓｔion來選擇ｃlocｋｗire的層數(shù)。

假如最高1/2層M7／8的RC遠小于中間幾層M3/4/５/6的ＲC，就選最高１／２層假如最高1/2層M7/8的RC與中間幾層M3/4/5/6的RC相差不大,在很擁堵時，還是選最高1/2層；不太擁堵時，選中間幾層里面的高層M5/6;主線沒有擁堵時,用中間層里面的底層M３/４

64）本帖資料由

szｐ991２

收集提供,特此感謝，

WhyclｏcｋｉsｎotsｙnｔhｅｓｉzｅdinＤC?whyｈiｇhｆａｎoutnｅt,ｓuｃhasrｅset,ｉsnｏtsynthｅsizedｉnDC？

為什么綜合時，不動clｏｃｋ？為什么不動某些大扇出的net,比如reset?

難度:2

答案：

由于clocktree與leａfpｉn的物理位置密切相關,ＤC沒有這些個信息,做了也不準,所以就不做了。也是由于后端知道DC給的cｌcoktｒee主線不準,所以一旦碰到，就直接刪除

至于resｅttree,是可做可不做,假如reset的時序很難的話,還是建議做一下,看看DＣ時是否可以滿足時序，假如ＤC都滿足不了，估計后端也很難做到，趁早想別的方案

63）Ｈｏｗｔoｃalcｕlaｔegatｅcount？如何計算gatecount?

難度:１

答案：

以前比較確切地定義是４個tranｓiｓtor為一個gatｅ,計算整個設計的gaｔｅcoｕnt時,應當先算出（所有ｓtaｎdａrdcell的總面積）,再除以(4個ｔrａnsisｔor的面積）。注意，各種RＡＭ，PLＬ,AＤC，ＤAC等maｃro不能算在總面積里

現(xiàn)在人們?yōu)榱撕啒?，就把一倍?qū)動能力的，2輸入的nanｄcｅｌl的面積認為一個gａt(yī)e的面積,一個nａnｄcｅll與４個transistｏr的面積是有一點差別的,但是你一般不容易搞到準確的4個tｒansiｓtoｒ的面積

所以現(xiàn)在的sｔaｎdａｒdｃｅll的ｇatecount就變成(所有standardcelｌ的總面積)，再除以（一倍驅(qū)動能力的，２輸入的nanｄceｌｌ的面積)

６2)TｈetiminｇｒeporｔiｓｃreatedinPTformａｔ.The