EDA技術(shù)及應(yīng)用-第2章 可編程邏輯器件new

第2章可編程邏輯器件2．1．可編程邏輯器件概述

2．2CPLD的結(jié)構(gòu)與工作原理

2．3Xilinx公司XC4000系歹UFPGA簡介

2．4CPLD／FPGA開發(fā)應(yīng)用選擇思考題與習(xí)題.20世紀(jì)80年代以來出現(xiàn)了發(fā)展迅猛的新型集成電路，可編程邏輯器件(ProgrammableLogicDevices，PLD)。它們是一種由用戶根據(jù)自己要求來構(gòu)造邏輯功能的數(shù)字集成電路。一般可利用計(jì)算機(jī)輔助設(shè)計(jì)，即用原理圖、狀態(tài)機(jī)、布爾方程、硬件描述語言(HDL)等方法來表示設(shè)計(jì)思想。經(jīng)一系列編譯或轉(zhuǎn)換程序，生成相應(yīng)的目標(biāo)文件，再由編程器或下載電纜將設(shè)計(jì)文件配置到目標(biāo)文件中。2．1．可編程邏輯器件概述.（1〕最早的可編程邏輯器件(ProgrammableLogicArray，PLA)組成--全譯碼的與陣列可編程的或陣列其陣列規(guī)模大、速度低，主要用途是作為存儲器。(2)可編程邏輯陣列(ProgrammableArrayLogic，PAL)

組成--可編程的與陣列可編程的或陣列(固定)它由可編程的與陣列和固定的或陣列組成。2．1．可編程邏輯器件概述PALPLA.2.2.3PROM可編程原理PROM表達(dá)的PLD陣列圖.2.2.4PALPAL結(jié)構(gòu)：PAL的常用表示：.2.2.7GAL寄存器輸出結(jié)構(gòu)寄存器模式組合雙向輸出結(jié)構(gòu).2．1．可編程邏輯器件概述(3)通用陣列邏輯(GenericArrayLogic，GAL)熔絲編程方式。具有可擦除、可重復(fù)編程、數(shù)據(jù)可長期保存和可重新組合結(jié)構(gòu)等優(yōu)點(diǎn)。GAL比PAL使用更加靈活，因而在20世紀(jì)80年代得到廣泛的應(yīng)用。.2．1．可編程邏輯器件概述(4)可編程門陣列(FieldProgrammableGateArray，F(xiàn)PGA)a)它是一種新型的高密度PLD。內(nèi)部由許多獨(dú)立的可編程邏輯模塊組成，邏輯塊之間靈活地相互連接。b)具有密度高、編程速度快、設(shè)計(jì)靈活等可再配置設(shè)計(jì)能力等許多優(yōu)點(diǎn)。c)器件的可用邏輯門數(shù)超過了百萬門，并出現(xiàn)了內(nèi)嵌復(fù)雜功能模塊(如加法器、乘法器、RAM、CPU核、DSP核、PLI。等).2.1.2目前流行可編程器件的特點(diǎn)(2)低功耗(3)模擬可編程(4)含多種專用端口和附加功能模塊的FPGA(1)大規(guī)模.2.1.3可編程邏輯器件的基本結(jié)構(gòu)和分類1．可編程邏輯器件的基本結(jié)構(gòu)可編程邏輯器件的基本結(jié)構(gòu)是:

組成------與陣列和或陣列(核心)輸入緩沖電路和輸出電路-------------------------------------------------------------與陣列用來產(chǎn)生乘積項(xiàng)或陣列用來產(chǎn)生乘積項(xiàng)之和形式的函數(shù)。輸入緩沖電路可以產(chǎn)生輸入變量的原變量和反變量輸出結(jié)構(gòu)可以是組合輸出、時(shí)序輸出或是可編程輸出.2.1.3可編程邏輯器件的基本結(jié)構(gòu)和分類2．可編程邏輯器件的分類可編程邏輯器件的分類按其復(fù)雜程度及結(jié)構(gòu)的不同，可編程邏輯器件一般可分為4種：SPLD、CPLD、FPGA和ISP器件。簡單可編程邏輯器件(SPLD)包括可編程只讀存儲器(PROM)、可編程邏輯陣列(PLA)、可編程陣列邏輯(PAL)通用陣列邏輯(GAL)。GALl6V8GAL22V10.2.2.4PAL一種PAL16V8的部分結(jié)構(gòu)圖.2.2.5GAL圖2-18GAL16V8的結(jié)構(gòu)圖.(2)復(fù)雜可編程邏輯器件復(fù)雜PLD為邏輯板塊編程，即以邏輯宏單元部的與或陣列和外圍的輸入／輸出模塊。不但實(shí)現(xiàn)了除簡單邏輯控制之外的擴(kuò)大了在整個(gè)系統(tǒng)中的應(yīng)用范圍和擴(kuò)展性。.（3〕現(xiàn)場可編程門陣列(FPGA)是由用戶自行定義配置的高密度專用集成電路它將定制的VLSI電路的單片邏輯集成優(yōu)點(diǎn)和用戶可編程邏輯器件的設(shè)計(jì)靈活、工藝實(shí)現(xiàn)方便、產(chǎn)品上三處結(jié)合起來；器件采用邏輯單元陣列結(jié)構(gòu)，靜態(tài)隨機(jī)存取存儲工藝，設(shè)計(jì)靈活，可重復(fù)編程，并可現(xiàn)場模擬調(diào)試驗(yàn)證。.（4〕在系統(tǒng)編程〔ISP〕邏輯器件在系統(tǒng)可編程邏輯器件〔IN-SystemProgrammablePLD）在系統(tǒng)可編程(ISP)邏輯器件結(jié)合傳統(tǒng)的PLD器件的易用性、高性能和FPGA的靈活性、高三特點(diǎn)，可在系統(tǒng)內(nèi)進(jìn)行編程。.3可編程邏輯器件的互連結(jié)構(gòu)PLD的互連結(jié)構(gòu)有確定型和統(tǒng)計(jì)型兩類4可編程邏輯器件的編程特性及編程元件可編程邏輯器件的編程特性有一次可編程和重復(fù)可編程兩類.2.1.4PLD相對于MCU的優(yōu)勢所在(1)運(yùn)行速度(2)復(fù)位(3)程序“跑飛”1．MCU經(jīng)常面臨的難題.2.1.4PLD相對于MCU的優(yōu)勢所在(1)高速性(時(shí)鐘延遲僅納秒級)(2)高可靠性(下載于同一芯片中)(3)編程方式(采用JTAG在系統(tǒng)配置編程方式)2．CPLD／FPGA的優(yōu)勢(4)標(biāo)準(zhǔn)化設(shè)計(jì)語言(標(biāo)準(zhǔn)的硬件描述語言).2.2CPID的結(jié)構(gòu)與工作原理PLD(ErasablePLD)，其基本結(jié)構(gòu)與PAL／GAL相仿，但集成度要高得多。近年來器件密度越來越高，所以許多公司把原來的EPLD的產(chǎn)品改稱為CPLD，但為了與FPGA、加以區(qū)別，限定采用EPROM結(jié)構(gòu)實(shí)現(xiàn)較大規(guī)模的PLD稱為CPLD。.2.2.1CPLD的基本結(jié)構(gòu)可以認(rèn)為CPLD是-----------將多個(gè)可編程陣列邏輯(PAL)器件集成到一個(gè)芯片，具有類似PAL性能。CPLD器件中至少包含三種結(jié)構(gòu)：可編程邏輯功能塊(FB)可編程I／O單元可內(nèi)部連線(FB中包含有乘積項(xiàng)、宏單元等。).2.2.2Altera公司MAX7000系列CPLD簡介

MAX7000系列是高密度、高性能的CMOSCPLDMAX7000系列提供600到5000可用門b)引線端子到引線端子的延時(shí)為6ns，計(jì)數(shù)器頻率可達(dá)151．5MHz。c)它主要由邏輯陣列塊、宏單元、擴(kuò)展乘積項(xiàng)、可編程連線陣列和I／O控制模塊組成.三、基于乘積項(xiàng)的結(jié)構(gòu)模塊可編程的“與〞陣列，固定的“或〞陣列用于邏輯綜合及取“反〞的“異或“門容量受乘積項(xiàng)數(shù)量的限制輸入引線多結(jié)構(gòu)原理與特點(diǎn)：.“與〞陣列“或〞陣列.小規(guī)?？删幊踢壿嬈骷缙诘腜LD:1、PAL:ProgrammableArrayLogic右圖邏輯：O2=!I2&!I1&I0#I2&I0#I1&!I0

O1=I2&!I1&!I0#I1&!I0O0=!I1&!I0#I2&!I1&!I0PAL結(jié)構(gòu)邏輯功能可變化的硬件構(gòu)造。.邏輯宏單元輸入/輸出口輸入口GAL結(jié)構(gòu)時(shí)鐘信號輸入三態(tài)控制可編程與陣列固定或陣列.0000010100000101輸入A輸入B輸入C輸入D查找表輸出16x1RAM查找表原理多路選擇器.MAX7000S系列的內(nèi)部互連結(jié)構(gòu)LogicArrayBlock可編程連線陣列.(2)宏單元(3)擴(kuò)展乘積項(xiàng)共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu).2.3CPLD結(jié)構(gòu)與工作原理(4)可編程連線陣列(5)不同的LAB通過在可編程連線陣列(PIA)上布線，以相互連接構(gòu)成所需的邏輯。PIA信號布線到LAB的方式.(6)I/O控制塊EPM7128S器件的I/O控制塊.MAX7000S系列的宏單元結(jié)構(gòu)PRNCLRNENA邏輯陣列全局清零共享邏輯擴(kuò)展項(xiàng)清零時(shí)鐘清零選擇寄存器旁路并行擴(kuò)展項(xiàng)通往I/O模塊通往PIA乘積項(xiàng)選擇矩陣來自I/O引腳全局時(shí)鐘QDEN來自PIA的36個(gè)信號快速輸入選擇2.2.4.2FLEX10K系列器件FLEX10K內(nèi)部結(jié)構(gòu)...IOCIOCIOCIOC......IOCIOC...IOCIOC...IOCIOC...IOCIOC邏輯單元...IOCIOC...IOCIOCIOCIOC...快速通道互連邏輯陣列塊(LAB)IOCIOC....連續(xù)布線和分段布線的比較連續(xù)布線=每次設(shè)計(jì)重復(fù)的可預(yù)測性和高性能連續(xù)布線(Altera基于查找表〔LUT〕的FPGA)LABLE....IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCFLEX10K系列FPGA結(jié)構(gòu)圖...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCEABEAB嵌入式陣列塊.(1)邏輯單元LELE(LC)結(jié)構(gòu)圖數(shù)據(jù)1Lab控制3LE輸出進(jìn)位鏈級聯(lián)鏈查找表

(LUT)清零和預(yù)置邏輯時(shí)鐘選擇進(jìn)位輸入級聯(lián)輸入進(jìn)位輸出級聯(lián)輸出Lab控制1CLRNDQ數(shù)據(jù)2數(shù)據(jù)3數(shù)據(jù)4Lab控制2Lab控制4.2．宏單元

MAX7000宏單元獨(dú)立地配置為時(shí)序或組合工作方式。宏單元由三個(gè)功能模塊組成－－－－－邏輯陣列、乘積項(xiàng)選擇矩陣可編程觸發(fā)器見EPM7128E的宏單元如圖2—9所示.2．宏單元

1）邏輯陣列用于實(shí)現(xiàn)組合邏輯。它可給每個(gè)宏單元提供5個(gè)乘積項(xiàng)。乘積項(xiàng)作為到“或〞門和“異或〞門的主要邏輯輸入，以實(shí)現(xiàn)組合邏輯函數(shù)；乘積項(xiàng)作為宏單元中觸發(fā)器的輔助輸入：置位、清除、時(shí)鐘和時(shí)鐘使能控制.宏單元

2〕作為寄存器使用時(shí)，每個(gè)宏單元的觸發(fā)器可以單獨(dú)地編程為具有時(shí)鐘控制的D、T、JKRS觸發(fā)器。如果需要的話，可將觸發(fā)器旁路，以實(shí)現(xiàn)組合邏輯工作方式.FPGA結(jié)構(gòu)特點(diǎn)連續(xù)布線和分段布線的比較分段布線－性能不可預(yù)測，并且，設(shè)計(jì)每重復(fù)一次，性能都會改變SourceDest#1Dest#2傳統(tǒng)FPGA的分段布線SourceDest#1:(2段連線)第一次布線:SourceDest#2:(4段連線)第二次布線:四倍的延遲!!....IOCIOCIOCIOC...ALTERAFLEX系列結(jié)構(gòu)圖...IOCIOC...IOCIOC...IOCIOC...IOCIOC邏輯單元...IOCIOC...IOCIOCIOCIOC...快速通道互連邏輯陣列塊(LAB)IOCIOC.......IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCFLEX10K系列FPGA結(jié)構(gòu)圖...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCEABEAB嵌入式陣列塊.1．邏輯陣列塊

邏輯陣列塊由16個(gè)宏單元的陣列組成LAB通過可編程連線陣(PLA)和全局總線連接在一起。全局總線由所有的專用輸入、I／O引線端子和宏單元饋給信號組成。每個(gè)LAB有如下輸入信號：來自通用邏輯輸人的PlA的36個(gè)信號。用于寄存器輔助功能的全局控制信號。從I／O引線端子到寄存器的直接輸入通道。.(2)邏輯陣列LAB是由一系列的相鄰LE構(gòu)成的FLEX10KLAB的結(jié)構(gòu)圖.(5)嵌入式陣列塊EAB是在輸入、輸出口上帶有寄存器的RAM塊，是由一系列的嵌入式RAM單元構(gòu)成。用EAB構(gòu)成不同結(jié)構(gòu)的RAM和ROM輸出時(shí)鐘DRAM/ROM256x8512x41024x22048x1DDD寫脈沖電路輸出寬度8,4,2,1數(shù)據(jù)寬度8,4,2,1地址寬度8,9,10,11寫使能輸入時(shí)鐘.存儲器容量(單位:Bit)典型可用門EPF10K10/AEPF10K20EPF10K30/AEPF10K40EPF10K5/VEPF10K70EPF10K100/AEPF10K130VEPF10K250AFLEX10K系列邏輯規(guī)模.管芯尺寸比較AlteraEPF10K100A相對管芯尺寸：1.00.35μ工藝4,992個(gè)邏輯單元(LE)12個(gè)EABXilinxXC4062XL相對管芯尺寸：1.910.35μ工藝相當(dāng)于4,608個(gè)邏輯單元(LE)*沒有EABAlteraEPF10K100E相對管芯尺寸：0.60.25μ工藝4,992個(gè)邏輯單元(LE)12個(gè)EAB*1個(gè)CLB相當(dāng)于2兩個(gè)LE.工藝改進(jìn)促使供電電壓降低5.0V3.3V2.5V1.8V崩潰電壓供電電壓.FPGA/CPLD多電壓兼容系統(tǒng)內(nèi)核電壓3.3V、2.5V或1.8V接受2.5V、3.3V或者5.0V輸入輸出電位規(guī)范Vccio.資料來源：美國Altera公司5.0V3.3V2.5V1.8V初始設(shè)計(jì)百分比混合電壓系統(tǒng)日趨流行FPGA/CPLD不同芯核電壓器件

流行趨勢.七、FPGA/CPLD生產(chǎn)商ALTERAFPGA：FLEX系列：10K、10A、10KE，EPF10K30EAPEX系列：20K、20KEEP20K200EACEX系列：1K系列EP1K30、EP1K100CPLD：MAX7000/S/A/B系列：EPM7128SMAX9000/A系列FPGA：XC3000系列，XC4000系列，XC5000系列Virtex系列SPARTAN系列：XCS10、XCS20、XCS30CPLD：XC9500系列：XC95108、XC95256XILINX.LATTICEVANTIS（AMD）ispLSI系列：1K、2K、3K、5K、8KispLSI1016、ispLSI2032、ispLSI1032E、ispLSI3256AMACH系列ispPAC系列：其他PLD公司：ACTEL公司：ACT1/2/3、40MXATMEL公司：ATF1500AS系列、40MXCYPRESS公司QUIKLOGIC公司

CPLDSOMUCHIC！FPGACPLD.2.4FPGA/CPLD測試技術(shù)2.5.1內(nèi)部邏輯測試2.5.2JTAG邊界掃描測試邊界掃描電路結(jié)構(gòu).2.5JTAG邊界掃描測試表2-1邊界掃描IO引腳功能.邊界掃描數(shù)據(jù)移位方式2.5.2JTAG邊界掃描測試.JTAGBST選擇命令模式時(shí)序.2.7CPLD和FPGA的編程與配置圖2-4610芯下載口表2-3圖2-46接口各引腳信號名稱.FPGA與CPLD的配置與編程方案.CPLD的編程方案PC機(jī)JTAG編程端口CPLDPC機(jī)isp編程端口CPLD編程適配電路編程適配電路JTAG編程信號：TCK、TDO、TMS、TDI.ISP功能提高設(shè)