典型組合邏輯集成電路

4.4若干典型的組合邏輯集成電路4.4.1編碼器4.4.2譯碼器/數(shù)據(jù)分配器4.4.3數(shù)據(jù)選擇器4.4.4數(shù)值比較器4.4.5算術運算電路1、編碼器(Encoder)的概念與分類編碼：賦予二進制代碼特定含義的過程稱為編碼。如：8421BCD碼中，用1000表示數(shù)字8如：ASCII碼中，用1000001表示字母A(95)等編碼器：具有編碼功能的邏輯電路。4.4.1編碼器4.4若干典型的組合邏輯集成電路能將每一個編碼輸入信號變換為不同的二進制的代碼輸出。

如8線-3線編碼器：將8個輸入的信號分別編成8個3位二進制數(shù)碼輸出。如BCD編碼器：將10個編碼輸入信號分別編成10個4位碼輸出。編碼器的邏輯功能：1、編碼器(Encoder)的概念與分類編碼器的分類：普通編碼器和優(yōu)先編碼器。普通編碼器：任何時候只允許輸入一個有效編碼信號，否則輸出就會發(fā)生混亂。優(yōu)先編碼器：允許同時輸入兩個以上的有效編碼信號。當同時輸入幾個有效編碼信號時，優(yōu)先編碼器能按預先設定的優(yōu)先級別，只對其中優(yōu)先權最高的一個進行編碼。1、編碼器(Encoder)的概念與分類二進制編碼器的結構框圖普通二進制編碼器1、編碼器的工作原理

I0

I1

Yn-1Y0

Y1

1n2-I二進制

編碼器

2n個

輸入

n位二進制碼輸出

典型的組合邏輯集成電路內部門電路的結構功能表（真值表）邏輯符號芯片的擴展及其對應的功能管腳的排列芯片的實際應用1000010000100001Y0Y1I3I2I1I0

（2）邏輯功能表(1)4線─2線普通二進制編碼器(設計)編碼器的輸入為高電平有效。

（a）邏輯框圖4輸入二進制碼輸出110110001、編碼器的工作原理

3.

優(yōu)先編碼器

(1)優(yōu)先編碼器的提出：

實際應用中，經(jīng)常有兩個或更多輸入編碼信號同時有效。

必須根據(jù)輕重緩急，規(guī)定好這些外設允許操作的先后次序，即優(yōu)先級別。

識別多個編碼請求信號的優(yōu)先級別，并進行相應編碼的邏輯部件稱為優(yōu)先編碼器。(2)優(yōu)先編碼器線(4─2線優(yōu)先編碼器)（設計）（1）列出功能表輸入輸出I0I1I2I3Y1Y0100000×10001××1010×××111高低（2）寫出邏輯表達式（3）畫出邏輯電路（略）輸入編碼信號高電平有效，輸出為二進制代碼輸入編碼信號優(yōu)先級從高到低為I0I3~輸入為編碼信號I3

I0輸出為Y1Y03321IIIY+==I2+I3I2+I333210IIIIY+==I1問題：當電路所有的輸入為0時，輸出Y1Y0均為0。而當I0為1時，輸出Y1Y0也全為0

即輸入條件不同而輸出代碼相同。這兩種情況在實際中必須加以區(qū)分，解決的方法就是添加一些使能端信號優(yōu)先編碼器CD4532的示意框圖、引腳圖2集成電路編碼器

優(yōu)先編碼器CD4532（74LS148功能表）輸入輸出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEOL××××××××LLLLLHLLLLLLLLLLLLHHH×××××××HHHHLHLH××××××HHLHLHLLH×××××HLHHLHLLLH××××HLLHLHLLLLH×××LHHHLHLLLLLH××LHLHLHLLLLLLH×LLHHLHLLLLLLLHLLLHL為什么要設計GS、EO輸出信號？工作狀態(tài)標志輸入使能端輸出使能端CD4532電路圖用二片CD4532構成16線-4線優(yōu)先編碼器,其邏輯圖如下圖所示，試分析其工作原理。。00

00000無編碼輸出0。1100000若無有效電平輸入0111那塊芯片的優(yōu)先級高？1若有效電平輸入。1010000若有效電平輸入1111譯碼器的分類：

譯碼：譯碼是編碼的逆過程，它能將二進制碼翻譯成代表某一特定含義的信號.(即電路的某種狀態(tài))1譯碼器的概念與分類譯碼器：具有譯碼功能的邏輯電路稱為譯碼器。唯一地址譯碼器代碼變換器將一系列代碼轉換成與之一一對應的有效信號。將一種代碼轉換成另一種代碼。二進制譯碼器二—十進制譯碼器顯示譯碼器常見的唯一地址譯碼器：4.4.2

譯碼器/數(shù)據(jù)分配器2線-4線譯碼器的邏輯電路(分析）

LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHH××HY3Y2Y1Y0A0A1E輸出輸入功能表（1）二進制譯碼器n個輸入端使能輸入端2n個輸出端設輸入端的個數(shù)為n，輸出端的個數(shù)為M則有M=2n2、集成電路譯碼器(a)74HC139集成譯碼器

(1)二進制譯碼器LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHH××HY3Y2Y1Y0A0A1E輸出輸入功能表邏輯符號說明邏輯符號框外部的符號，表示外部輸入或輸出信號名稱，字母上面的“—”號說明該輸入或輸出是低電平有效。符號框內部的輸入、輸出變量表示其內部的邏輯關系。在推導表達式的過程中，如果低有效的輸入或輸出變量(如)上面的“—”號參與運算(如E變?yōu)镋)，則在畫邏輯圖或驗證真值表時，注意將其還原為低有效符號。E1

A11

1

&&&&Y0Y1Y2Y3A0Y0Y2Y1Y3EA1A0(b)74HC138(74LS138)集成譯碼器引腳圖邏輯圖74HC138集成譯碼器邏輯圖74HC138集成譯碼器功能表LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHH×××××LHHHHHHHH×××H××HHHHHHHH××××H×A2E3輸出輸入A1A0引腳圖LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHH×××××LHHHHHHHH×××HX×HHHHHHHH××××H×A2E3輸出輸入A1A01、已知下圖所示電路的輸入信號的波形試畫出譯碼器輸出的波形。譯碼器的應用2、譯碼器的擴展用74X139和74X138構成5線-32線譯碼器0100000000000011010001111111111111111011111111111111116~3線–8線譯碼器的~

含三變量函數(shù)的全部最小項。Y0Y7基于這一點用該器件能夠方便地實現(xiàn)三變量邏輯函數(shù)。3、應用：用譯碼器實現(xiàn)邏輯函數(shù)。...當E3=1，E2=E1=0時用一片74HC138實現(xiàn)函數(shù)首先將函數(shù)式變換為最小項之和的形式在譯碼器的輸出端加一個與非門，即可實現(xiàn)給定的組合邏輯函數(shù).數(shù)據(jù)分配器：相當于多輸出的單刀多擲開關，是一種能將從數(shù)據(jù)分時送到多個不同的通道上去的邏輯電路。數(shù)據(jù)分配器示意圖3.應用：用74HC138組成數(shù)據(jù)分配器用譯碼器實現(xiàn)數(shù)據(jù)分配器

010當ABC=010時，Y2=DCBA地址輸入輸入輸出E3E2E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LLXXXXHHHHHHHHHLDLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74HC138譯碼器作為數(shù)據(jù)分配器時的功能表

集成二–十進制譯碼器－7442功能：將8421BCD碼譯成為10個狀態(tài)輸出。功能表十進制數(shù)BCD輸入輸出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90LLLLLHHHHHHHHH1LLLHHLHHHHHHHH2LLHLHHLHHHHHHH3LLHHHHHLHHHHHH4LHLLHHHHLHHHHH5LHLHHHHHHLHHHH6LHHLHHHHHHLHHH7LHHHHHHHHHHLHH8HLLLHHHHHHHHLH9HLLHHHHHHHHHHL對于BCD代碼以外的偽碼（1010～1111這6個代碼）Y0～Y9均為高電平。（2）集成二–十進制譯碼器——7442顯示譯碼器

1.七段顯示譯碼器（1）最常用的顯示器有：半導體發(fā)光二極管和液晶顯示器。共陽極顯示器共陰極顯示器abcdfge顯示器分段布局圖常用的集成七段顯示譯碼器----------CMOS七段顯示譯碼器74HC4511

LTHHLHHHHHLLHHHL9HHHHHHHLLLHHHL8LLLLHHHHHHLHHL7HHHHHLLLHHLHHL6HHLHHLHHLHLHHL5HHLLHHLLLHLHHL4HLLHHHHHHLLHHL3HLHHLHHLHLLHHL2LLLLHHLHLLLHHL1LHHHHHHLLLLHHL0gfedcba字形輸出輸入十進制或功能D3D2D1D0BLLECMOS七段顯示譯碼器74HC4511功能表**××××HHH鎖存熄滅LLLLLLL××××HL×滅燈HHHHHHH××××L××燈測試熄滅LLLLLLLHHHHHHL15熄滅LLLLLLLLHHHHHL14熄滅LLLLLLLHLHHHHL13熄滅LLLLLLLLLHHHHL12熄滅LLLLLLLHHLHHHL11熄滅LLLLLLLLHLHHHL10LTgfedcba字形輸出輸入十進制或功能BLLED3D2D1D0CMOS七段顯示譯碼器74HC4511功能表(續(xù))例由74HC4511構成24小時及分鐘的譯碼電路如圖所示，試分析小時高位是否具有零熄滅功能。4.3.3數(shù)據(jù)選擇器1、數(shù)據(jù)選擇器的定義與功能

數(shù)據(jù)選擇的功能：在通道選擇信號的作用下，將多個通道的數(shù)據(jù)分時傳送到公共的數(shù)據(jù)通道上去的。數(shù)據(jù)選擇器：能實現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。它的作用相當于多個輸入的單刀多擲開關，又稱“多路開關”。4選1數(shù)據(jù)選擇器2位地址碼輸入端使能信號輸入端，低電平有效1路數(shù)據(jù)輸出端（1）邏輯電路數(shù)據(jù)輸入端（2）工作原理及邏輯功能00I3011011=1=00××1YS0S1E地址使能輸出輸入功能表0 0 0 I00 0 1 I10 1 0 I20 1 1 I374LS151功能框圖D7YYE74HC151D6D5D4D3D2D1D0S2S1S02、集成電路數(shù)據(jù)選擇器8選1數(shù)據(jù)選擇器74HC1512、集成電路數(shù)據(jù)選擇器2個互補輸出端8路數(shù)據(jù)輸入端1個使能輸入端3個地址輸入端74LS151的邏輯圖輸入輸出使能選擇YYES2S1S0HXXXLHLLLLD0LLLHD1LLHLD2LLHHD3LHLLD4LHLHD5LHHLD6LHHHD73、74LS151的功能表當E=1時，Y=1。當E=0時①數(shù)據(jù)選擇器組成邏輯函數(shù)產(chǎn)生器控制Di，就可得到不同的邏輯函數(shù)。5、數(shù)據(jù)選擇器74LS151的應用當D0=D3=D5=

D7=0D1=D2=D4=

D6=1時：當D0=D3=D5=

D7=1D1=D2=D4=

D6=0時：D7YYE74LS151D6D5D4D3D2D1D0S2S1S0當E=0時：比較Y與L，當

D3=D5=D6=D7=1D0=D1=D2=D4=0時，D7E74HC151D6D5D4D3D2D1D0S2S1S0LYXYZ10Y=L例1試用8選1數(shù)據(jù)選擇器74LS151產(chǎn)生邏輯函數(shù)解:利用8選1數(shù)據(jù)選擇器組成函數(shù)產(chǎn)生器的一般步驟a、將函數(shù)變換成最小項表達式b、將使器件處于使能狀態(tài)c、地址信號S2、S1

、S0

作為函數(shù)的輸入變量d、處理數(shù)據(jù)輸入D0~D7信號電平。邏輯表達式中有mi,則相應Di=1，其他的數(shù)據(jù)輸入端均為0?？偨Y:用兩片74151組成二位八選一的數(shù)據(jù)選擇器②

數(shù)據(jù)選擇器的擴展位的擴展字的擴展將兩片74LS151連接成一個16選1的數(shù)據(jù)選擇器，

③實現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉換1.1位數(shù)值比較器(設計)

數(shù)值比較器：對兩個1位數(shù)字進行比較（A、B），以判斷其大小的邏輯電路。輸入：兩個一位二進制數(shù)A、B。

輸出：FBA>=1，表示A大于BFBA<=1，表示A小于BFBA==1，表示A等于B4.4.4數(shù)值比較器1位數(shù)值比較器BA=FBA>BA=FBA<ABBA+=FBA=一位數(shù)值比較器真值表10011001010101010000FA=BFA<BFA>BBA輸出輸入2、2位數(shù)值比較器：輸入：兩個2位二進制數(shù)

A=A1A0、B=B1B0能否用1位數(shù)值比較器設計兩位數(shù)值比較器?比較兩個2位二進制數(shù)的大小的電路當高位（A1、B1）不相等時，無需比較低位（A0、B0），高位比較的結果就是兩個數(shù)的比較結果。當高位相等時，兩數(shù)的比較結果由低位比較的結果決定。用一位數(shù)值比較器設計多位數(shù)值比較器的原則

真值表001010100A0>B0A0<B0A0=B0A1=B1A1=B1A1=B1010×A1<B1001×A1>B1FA=BFA<BFA>BA0

B0A1

B1輸出輸入FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)兩位數(shù)值比較器邏輯圖FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)3集成數(shù)值比較器74LS85(1.)集成數(shù)值比較器74LS85的功能74LS85的引腳圖

74LS85是四位數(shù)值比較器，其工作原理和兩位數(shù)值比較器相同。74LS85的示意框圖輸入輸出A3B3A2B2A1B1A0B0IA>BIA<BIA=BFA>BFA<BFA=BA3

>B3××××××HLLA3

<B3××××××LHLA3

=B3A2

>B2×××××HLLA3

=B3A2

<B2×××××LHLA3

=B3A2

=B2A1

>B1××××HLLA3

=B3A2

=B2A1

<B1××××LHLA3

=B3A2

=B2A1

=B1A0

>B0×××HLLA3

=B3A2

=B2A1

=B1A0

<B0×××LHLA3

=B3A2

=B2A1

=B1A0

=B0HLLHLLA3

=B3A2

=B2A1

=B1A0

=B0LHLLHLA3

=B3A2

=B2A1

=B1A0

=B0××HLLHA3

=B3A2

=B2A1

=B1A0

=B0HHLLLLA3

=B3A2

=B2A1

=B1A0

=B0LLLHHL4位數(shù)值比較器74LS85的功能表用兩片74LS85組成8位數(shù)值比較器（串聯(lián)擴展方式）。2.集成數(shù)值比較器的位數(shù)擴展輸入:A=A7A6A5A4A3A2A1A0B=B7B6B5B4B3B2B1B0輸出:FBA>FBA<FBA=高位片輸出低位片B3A3~B0A0B7A7~B4A4用兩片74LS85組成16位數(shù)值比較器（串聯(lián)擴展方式）。高位片

輸出低位片B3A3~B0A0B7A7~B4A4B11A11~B8A8B15A15~B12A12采用串聯(lián)擴展方式數(shù)值比較器用74HC85組成16位數(shù)值比較器的并聯(lián)擴展方式。B3A3~B0A0B7A7~B4A4B11A11~B8A8B15A15~B12A12輸出4.4.5算術運算電路

@在兩個1位二進制數(shù)相加時，不考慮低位來的進位的相加

---半加

@在兩個二進制數(shù)相加時，考慮低位進位的相加

---全加加法器分為半加器和全加器兩種。半加器全加器1、半加器和全加器兩個4位二進制數(shù)相加:（1）1位半加器（HalfAdder）

不考慮低位進位，將兩個1位二進制數(shù)A、B相加的器件。

半加器的真值表

邏輯表達式1000C011110101000SBA

半加器的真值表BABAS+=如用與非門實現(xiàn)最少要幾個門?C=AB

邏輯圖（2）全加器（FullAdder）

1110100110010100全加器真值表

全加器能進行加數(shù)、被加數(shù)和低位來的進位信號相加，并根據(jù)求和結果給出該位的進位信號。111011101001110010100000CSCBA

你能用74151\74138設計全加器嗎?

用這兩種器件組成邏輯函數(shù)產(chǎn)生電路,有什么不同?

于是可得全加器的邏輯表達式為加法器的應用1110100110010100全加器真值表111011101001110010100000CSCBAABC有奇數(shù)個1時S為1；ABC有偶數(shù)個1和全為0時S為0。-----用全加器組成三位二進制代碼奇偶校驗器用全加器組成八位二進制代碼奇偶校驗器，電路應如何連接？（1）串行進位加法器如何用1位全加器實現(xiàn)兩個四位二進制數(shù)相加？

A3

A2A1

A0+B3

B2

B1

B0=?低位的進位信號送給鄰近高位作為輸入信號，采用串行進位加法器運算速度不高。2、多位數(shù)加法器0定義兩個中間變量Gi和Pi：Gi=AiBi

（2）超前進位加法器

提高運算速度的基本思想：設計進位信號產(chǎn)生電路，在輸入每位的加數(shù)和被加數(shù)時，同時獲得該位全加的進位信號，而無需等待最低位的進位信號。定義第i位的進位信號（Ci

）：Ci=Gi＋Pi

Ci-1

4位全加器進位信號的產(chǎn)生：C0=G0+P0C-1

C1=G1+P1C0C1=G1+P1G0+P1P0C-1

C2=G2+P2C1

C2=G2+P2G1+P2

P1G0+P2

P1P0C-1

C3=G3+P3C2=G3+P3

（G2+P2C1)=G3+P3G2+P3P2C1

=G3+P3G2+P3P2(G1+P1C0)

C3=G3+P3G2+P3P2G1+P3P2P1(G0+P0C-1)[Gi=AiBiCi=Gi＋Pi

Ci-1

集成超前進位產(chǎn)生器74LS182邏輯圖邏輯符號超前進位集成4位加法器74LS283

74HC283邏輯框圖

74HC283引腳圖74HC283邏輯框圖4.超前進位加法器74LS283的應用例1.用兩片74LS283構成一個8位二進制數(shù)加法器。在片內是超前進位，而片與片之間是串行進位。8421碼輸入余3碼輸出1100例.用74283構成將8421BCD碼轉換為余3碼的碼制轉換電路。8421碼余3碼000000010010001101000101+0011+0011+0011CO3減法運算

在實際應用中，通常是將減法運算變?yōu)榧臃ㄟ\算來處理，即采用加補碼的方法完成減法運算。若n位二進制的原碼為N原，則與它相對應的2的補碼為

N補=2N

N原

補碼與反碼的關系式

N補=N反+1 設兩個數(shù)A、B相減，利用以上兩式可得A

B=A+B補2n=A+B反+12n1）AB

0的情況。2）AB

<0的情況。

結果表明，在A–B

0時，如加補進位信號為1，所得的差就是差的原碼。在A–B

<0時，如加補的進位信號為0，所得的差是差絕對值的補碼。A=0101，B=0001A=0001，B=0101

10100

01100

0110輸出為原碼的4位減法運算邏輯圖4.5組合可編程邏輯器件4.5.1PLD的結構、表示方法及分類4.5.2組合邏輯電路的PLD實現(xiàn)4.5組合可編程邏輯器件可編程邏輯器件是一種可以由用戶定義和設置邏輯功能的器件。該類器件具有邏輯功能實現(xiàn)靈活、集成度高、處理速度快和可靠性高等特點。4.5.1PLD的結構、表示方法及分類與門陣列或門陣列乘積項和項PLD主體輸入電路輸入信號互補輸入輸出電路輸出函數(shù)反饋輸入信號

可由或陣列直接輸出，構成組合輸出；通過寄存器輸出，構成時序方式輸出。1、PLD的基本結構與門陣列或門陣列乘積項和項互補輸入2.

PLD的邏輯符號表示方法(1)

連接的方式

被編程接通單元(2)基本門電路的表示方式F1=A?B?C與門或門ABCDF1

AB

C&

L

AB

C≥1L

DF1=A+B+C+D三態(tài)輸出緩沖器輸出恒等于0的與門輸出為1的與門輸入緩沖器(3)編程連接技術

PLD表示的與門熔絲工藝的與門原理圖VCC+(5V)

R

3kW

L

D1

D2

D3

A

B

C

高電平A、B、C有一個輸入低電平0VA、B、C三個都輸入高電平+5V5V0V5V低電平

L

VCC

A

B

C

D

5V5V5VL=A?B?C連接連接連接斷開A、B、C中有一個為0A、B、C都為1輸出為0；輸出為1。L=AC斷開連接連接斷開L=ABCXX器件的開關狀態(tài)不同,電路實現(xiàn)邏輯函數(shù)也就不同101111(4)浮柵MOS管開關用不同的浮柵MOS管連接的PLD，編程信息的擦除方法也不同。SIMOS管連接的PLD，采用紫外光照射擦除；FlotoxMOS管和快閃疊柵MOS管，采用電擦除方法。浮柵MOS管疊柵注入MOS(SIMOS)管浮柵隧道氧化層MOS(FlotoxMOS)管快閃(Flash)疊柵MOS管

當浮柵上帶有負電荷時，使得MOS管的開啟電壓變高，如果給控制柵加上VT1控制電壓，MOS管仍處于截止狀態(tài)。若要擦除，可用紫外線或X射線，距管子2厘米處照射15-20分鐘。

當浮柵上沒有電荷時，給控制柵加上大于VT1的控制電壓

，MOS管導通。a.疊柵注入MOS(SIMOS)管

25V25VGND5V5VGND

iD

VT1

VT2

vGS

浮柵無電子

O

編程前

iD

VT1

VT2

vGS

浮柵無電子

浮柵有電子

O

編程前

編程后

5V5VGND5V5VGND導通截止L=B?C連接連接斷開斷開連接連接斷開斷開1111浮柵延長區(qū)與漏區(qū)N+之間的交疊處有一個厚度約為80A(埃)的薄絕緣層——遂道區(qū)。當遂道區(qū)的電場強度大到一定程度，使漏區(qū)與浮柵間出現(xiàn)導電遂道，形成電流將浮柵電荷泄放掉。遂道MOS管是用電擦除的，擦除速度快。b.浮柵隧道氧化層MOS(FlotoxMOS)管

結構特點:

1.閃速存儲器存儲單元MOS管的源極N+區(qū)大于漏極N+區(qū)，而SIMOS管的源極N+區(qū)和漏極N+區(qū)是對稱的；

2.浮柵到P型襯底間的氧化絕緣層比SIMOS管的更薄。c.快閃疊柵MOS管開關

（FlashMemory)（自學）特點：結構簡單、集成度高、編程可靠、擦除快捷。3.PLD的分類PROMPLAPALGAL低密度可編程邏輯器件（LDPLD）EPLDCPLDFPGA高密度可編程邏輯器件（HDPLD）可編程邏輯器件（PLD）按集成密度劃分為2、按結構特點劃分簡單PLD(PAL，GAL)復雜的可編程器件(CPLD):CPLD的代表芯片如：Altera的MAX系列現(xiàn)場可編程門陣列(FPGA)PLD中的三種與、或陣列與陣列、或陣列均可編程(PLA)與陣列固定，或陣列可編程(PROM)與陣列可編程，或陣列固定(PAL和GAL等)按PLD中的與、或陣列是否編程分4.5.2組合邏輯電路的PLD實現(xiàn)

例1由PLA構成的邏輯電路如圖所示，試寫出該電路的邏輯表達式，并確定其邏輯功能。寫出該電路的邏輯表達式：AnBnCnAnBnAnCnBnCn全加器AnBnCnAnBnCnAnBnCn試寫出該電路的邏輯表達式。

4.6

用VerilogHDL描述組合邏輯電路4.6.1

組合邏輯電路的門級建模4.6.2

組合邏輯電路的數(shù)據(jù)流建模4.6.3

組合邏輯電路的行為級建模4.6

用VerilogHDL描述組合邏輯電路用VerilogHDL描述組合邏輯電路有三種不同抽象級別：組合邏輯電路的門級描述、組合邏輯電路的數(shù)據(jù)流描述、組合邏輯電路的行為級描述。VerilogHDL描述的電路就是該電路的VerilogHDL模型。行為描述方式：

一般使用下述語句描述，可以對組合、時序邏輯電路建模。

1）initial語句

2）always語句數(shù)據(jù)流描述方式：

一般使用assign語句描述，主要用于對組合邏輯電路建模。門級描述：

一般使用Primitive（內部元件）、自定義的下層模塊對電路描述。主要用于層次化設計中。end基本門級元件模型元件符號功能說明元件符號功能說明and多輸入端的與門nand多輸入端的與非門or多輸入端的或門nor多輸入端的或非門xor多輸入端的異或門xnor多輸入端的異或非門buf多輸出端的緩沖器not多輸出端的反相器bufif1控制信號高電平有效的三態(tài)緩沖器notif1控制信號高電平有效的三態(tài)反相器bufif0控制信號低電平有效的三態(tài)緩沖器notif0控制信號低電平有效的三態(tài)反相器多輸入門多輸出門三態(tài)門4.6.1組合邏輯電路的門級建模門級建模:將邏輯電路圖用HDL規(guī)定的文本語言表示出來。Verilog基本門級元件

andn-inputANDgatenandn-inputNANDgateorn-inputORgatenorn-inputNORgatexorn-inputexclusiveORgatexnorn-inputexclusiveNORgate

bufn-outputbuffer notn-outputinverter bufif0tri-statebuffer; Ioenable bufif1tri-statebuffer;hienable notif0tri-stateinverter;Ioenable notif1tri-stateinverter;hienable1、多輸入門只允許有一個輸出，但可以有多個輸入。andA1（out，in1，in2，in3）；輸入2xxx1zxxx1xxx01111110zx10

輸入1nand

nand真值表X-不確定狀態(tài)Z-高阻態(tài)

and真值表x0zx0xx10100000zX10

輸入1and輸入2xxxxx調用名XX1XZXX1XX11111XX100ZX10輸入1or輸入2

or真值表輸入2XXXXZXXXXXXX011XX100ZX10輸入1xorxor真值表2、多輸出門允許有多個輸出，但只有一個輸入。notN1（out1，out2，…，in）；xx10zx10輸入buf輸出buf真值表輸出xx01zx10輸入notnot真值表bufB1（out1，out2，…，in）；out1inout2outN…out1inout2outN…bufif1真值表xxxzzxxxzx1/z1/z1z10/z0/z0z0zx10控制輸入bufif1數(shù)據(jù)輸入xxxzzxxxzx0/z0/z0z11/z1/z10zzx10控制輸入notif1數(shù)據(jù)輸入notif1真值表3、三態(tài)門有一個輸出、一個數(shù)據(jù)輸入和一個輸入控制。如果輸入控制信號無效，則三態(tài)門的輸出為高阻態(tài)z。4、設計舉例//Gate-leveldescriptionofa2-to-4-linedecodermodule_2to4decoder(A1,A0,E,Y);inputA,B,E;output[3:0]Y;wireA1not,A0not,Enot;notn1(A1not,A1),n2(A0not,A0),n3(Enot,E);nandn4(Y[0],A1not,A0not,Enot),n5(Y[1],A1not,A0,Enot),n6(Y[2],A1,A0not,Enot),n7(Y[3],A1,A0,Enot);endmodule

試用Verilog語言的門級元件描述2線-4線譯碼器.說明部分功能描述例2用Verilog的門級元件進行描述由三態(tài)門構成的2選1數(shù)據(jù)選擇器。//Gate-leveldescriptionofa2-to-1-linemultiplexermodule_2to1muxtri(A,B,SEL,L);inputA,B,SELoutputL;triL;bufif1(L,B,SEL);bufif0(L,A,SEL);endmodule

5、分層次的電路設計方法簡介

4位全加器的層次結構框圖分層次的電路設計:在電路設計中，將兩個或多個模塊組合起來描述電路邏輯功能的設計方法。設計方法：自頂向下和自底向上兩種常用的設計方法modulehalfadder(S,C,A,B);

inputA,B;

outputS,C;//Instantiateprimitivegates

xor(S,A,B);

and(C,A,B);endmodule//Gate-levelhierarchicaldescriptionof4-bitadder//Descriptionofhalfadder//Descriptionof1-bitfulladdermodulefulladder(S,CO,A,B,CI);inputA,B,CI;outputS,CO;wireS1,D1,D2;//內部節(jié)點信號//InstantiatethehalfadderhalfadderHA1(S1,D1,A,B);halfadderHA2(S,D2,S1,CI);org1(CO,D2,D1);endmoduleD1S1D2//Descriptionof4-bitfulladdermodule_4bit_adder(S,C3,A,B,C_1);input[3:0]A,B;inputC_1;output[3:0]S;outputC3;wireC0,C1,C2;//內部進位信號//InstantiatethefulladderfulladderFA0(S[0],C0,A[0],B[0],C_1),FA1(S[1],C1,A[1],B[1],C0),FA2(S[2],C2,A[2],B[2],C1),FA3(S[3],C3,A[3],B[3],C2);endmodule

4.6.2組合邏輯電路的數(shù)據(jù)流建模數(shù)據(jù)流建模能在較高的抽象級別描述電路的邏輯功能。通過邏輯綜合軟件，能夠自動地將數(shù)據(jù)流描述轉換成為門級電路。VerilogHDL的運算符類型符號功能說明類型符號功能說明算術運算符（雙目運算符）+-*/%二進制加二進制減二進制乘二進制除求模關系運算符（雙目運算符）><>=<===!=大于小于大于或等于小于或等于等于不等于位運算符（雙目運算符）~&|^^~或~^按位取反按位與按位或按位異或按位同或縮位運算符（單目運算符）&~&|~|^^~或~^縮位與縮位與非縮位或縮位或非縮位異或縮位同或邏輯運算符!&&||邏輯非邏輯與邏輯或移位運算符（雙目運算符）>><<右移左移位運算符與縮位運算的比較A：4’b1010、B：4’b1111，A~^B=1010A^B=0101A|B=1111A&B=1010~A=0101~B=0000

位運算~^A=1~^B=1^A=0^B=0|A=1~|B=0~&A=1&B=1&A=1&0&1&0=0

縮位運算對同一個操作數(shù)的重復拼接還可以雙重大括號構成的運算符{{}}例如{4{A}}=4’b1111，{2{A},2{B},C}=8’b11101000。作用是將兩個或多個信號的某些位拼接起來成為一個新的操作數(shù)，進行運算操作。位拼接運算符設A=1’b1，B=2’b10，C=2’b00則{B,C}＝4’b1000{A,B[1],C[0]}＝3’b110{A,B,C,3’b101}=8’b11000101。一般用法：condition_expr?expr1:expr2;條件運算符是三目運算符，運算時根據(jù)條件表達式的值選擇表達式。首先計算第一個操作數(shù)condition_expr的值，如果結果為邏輯1，則選擇第二個操作數(shù)expr1的值作為結果返