C第三章 組和邏輯電路

概述一、組合電路的特點(diǎn)=F0（I0、I1…,In-1）=F1（I0、I1…,In-1）=F1（I0、I1…,In-1）1.邏輯功能特點(diǎn)

電路在任何時(shí)刻的輸出狀態(tài)只取決于該時(shí)刻的輸入狀態(tài)，而與原來(lái)的狀態(tài)無(wú)關(guān)。2.電路結(jié)構(gòu)特點(diǎn)(1)輸出、輸入之間沒(méi)有反饋延遲電路(2)不包含記憶性元件(觸發(fā)器)，僅由門(mén)電路構(gòu)成I0I1In-1Y0Y1Ym-1組合邏輯電路二、組合電路邏輯功能表示方法真值表，卡諾圖，邏輯表達(dá)式，時(shí)間圖(波形圖)三、組合電路分類(lèi)1.按邏輯功能不同：加法器比較器編碼器譯碼器數(shù)據(jù)選擇器和分配器只讀存儲(chǔ)器2.按開(kāi)關(guān)元件不同：CMOSTTL3.按集成度不同：SSIMSILSIVLSI3.1組合電路的分析方法和設(shè)計(jì)方法3.1.1組合電路的基本分析方法一、分析步驟邏輯圖邏輯表達(dá)式化簡(jiǎn)真值表說(shuō)明功能分析目的：(1)確定輸入變量不同取值時(shí)功能是否滿(mǎn)足要求；(3)得到輸出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，以便用MSI、

LSI實(shí)現(xiàn)；(4)得到其功能的邏輯描述，以便用于包括該電路的系統(tǒng)分析。(2)變換電路的結(jié)構(gòu)形式(如：與或與非-與非)；二、分析舉例[例]分析圖中所示電路的邏輯功能表達(dá)式真值表ABCY000001010011ABCY10010111011111000000功能判斷輸入信號(hào)極性是否相同的電路—符合電路ABC&&≥1[解][例3.1.1]分析圖中所示電路的邏輯功能，輸入信號(hào)A、B、C、D是一組二進(jìn)制代碼。&&&&&&&&&&&&ABCDY[解]1.逐級(jí)寫(xiě)輸出函數(shù)的邏輯表達(dá)式WX&&&&&&&&&&&&ABCDYWX2.化簡(jiǎn)3.列真值表ABCDABCDYY000000010010001101000101011001111000100110101011110011011110111111111111000000004.功能說(shuō)明：當(dāng)輸入四位代碼中1的個(gè)數(shù)為奇數(shù)時(shí)輸出為1，為偶數(shù)時(shí)輸出為0—檢奇電路。3.1.2組合電路的基本設(shè)計(jì)方法一、設(shè)計(jì)步驟邏輯抽象列真值表寫(xiě)表達(dá)式化簡(jiǎn)或變換畫(huà)邏輯圖邏輯抽象：1.根據(jù)因果關(guān)系確定輸入、輸出變量2.狀態(tài)賦值—用0

和1

表示信號(hào)的不同狀態(tài)3.根據(jù)功能要求列出真值表

根據(jù)所用元器件(分立元件或集成芯片)的情況將函數(shù)式進(jìn)行化簡(jiǎn)或變換。化簡(jiǎn)或變換：（1）設(shè)定變量：二、設(shè)計(jì)舉例

[例3.1.2]

設(shè)計(jì)一個(gè)表決電路，要求輸出信號(hào)的電平與三個(gè)輸入信號(hào)中的多數(shù)電平一致。[解]輸入A、B、C

，輸出Y（2）狀態(tài)賦值：A、B、C=0表示輸入信號(hào)為低電平Y(jié)=0表示

輸入信號(hào)中多數(shù)為低電平1.邏輯抽象A、B、C=1表示

輸入信號(hào)為高電平Y(jié)=1表示

輸入信號(hào)中多數(shù)為高電平2.列真值表ABCY000001010011100101110111000101113.寫(xiě)輸出表達(dá)式并化簡(jiǎn)最簡(jiǎn)與或式最簡(jiǎn)與非-與非式4.畫(huà)邏輯圖—用與門(mén)和或門(mén)實(shí)現(xiàn)ABYC&&≥1&—用與非門(mén)實(shí)現(xiàn)&[例]設(shè)計(jì)一個(gè)監(jiān)視交通信號(hào)燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠燈只有一個(gè)亮，否則視為故障狀態(tài)，發(fā)出報(bào)警信號(hào)，提醒有關(guān)人員修理。[解]

1.邏輯抽象輸入變量：1--亮0--滅輸出變量：R（紅）Y（黃）G（綠）Z（有無(wú)故障）1--有0--無(wú)列真值表RYGZ000001010011100101110111100101112.卡諾圖化簡(jiǎn)RYG0100011110111113.畫(huà)邏輯圖&1&&&11≥1RGYZ3.2加法器和數(shù)值比較器3.2.1加法器一、半加器和全加器1.半加器（HalfAdder）兩個(gè)

1位二進(jìn)制數(shù)相加不考慮低位進(jìn)位。0001101100101001真值表函數(shù)式Ai+Bi=Si

(和)Ci(進(jìn)位)邏輯圖曾用符號(hào)國(guó)標(biāo)符號(hào)半加器（HalfAdder）Si&AiBi=1CiΣCOSiAiBiCiHASiAiBiCi函數(shù)式2.全加器（FullAdder）兩個(gè)

1位二進(jìn)制數(shù)相加，考慮低位進(jìn)位。Ai+Bi

+Ci-1(低位進(jìn)位)

=Si

(和)

Ci

(向高位進(jìn)位)1011---A1110---B+---低位進(jìn)位100101111真值表標(biāo)準(zhǔn)與或式ABCi-1000001010011100101110111SiCiABCi-1SiCi0010100110010111---S高位進(jìn)位←0卡諾圖全加器（FullAdder）ABC01000111101111SiABC01000111101111Ci圈

“0

”最簡(jiǎn)與或式圈

“1

”邏輯圖(a)用與門(mén)、或門(mén)和非門(mén)實(shí)現(xiàn)曾用符號(hào)國(guó)標(biāo)符號(hào)ΣCOCISiAiBiCi-1CiFASiAiBiCi-1Ci&&&&&&&≥1111AiSiCiBiCi-1≥1(b)用與或非門(mén)和非門(mén)實(shí)現(xiàn)&≥1&≥1111CiSiAiBiCi-13.集成全加器TTL：74LS183CMOS：C661雙全加器1234567141312111098C661VDD2Ai2Bi

2Ci-11Ci1Si

2Si

1Ci-12Ci

1Ai1Bi

VSS74LS183VCC2Ai2Bi

2Ci-12Ci2Si

VCC2A2B2CIn

2COn+12F1A1B1CIn1FGND1Ai1Bi1Ci-11Si地1Ci1COn+1二、加法器（Adder）實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路1.4位串行進(jìn)位加法器特點(diǎn)：電路簡(jiǎn)單，連接方便速度低=4tpdtpd

—1位全加器的平均傳輸延遲時(shí)間C0S0B0A0C0-1COSCIC1S1B1A1COSCIC2S2B2A2COSCIC3S3B3A3COSCI2.超前進(jìn)位加法器

作加法運(yùn)算時(shí)，總進(jìn)位信號(hào)由輸入二進(jìn)制數(shù)直接產(chǎn)生?！攸c(diǎn)優(yōu)點(diǎn)：速度快缺點(diǎn)：電路比較復(fù)雜應(yīng)用舉例8421BCD碼→余3碼邏輯結(jié)構(gòu)示意圖集成芯片CMOS：CC4008TTL：7428374LS283超前進(jìn)位電路ΣS3ΣS2ΣS1ΣS0C3A3B3A2B2A1B1A0B0C0-1CICICICI3.2.2數(shù)值比較器（DigitalComparator）一、1位數(shù)值比較器00011011010001100010真值表函數(shù)式邏輯圖—用與非門(mén)和非門(mén)實(shí)現(xiàn)AiBiLiGiMiLi(A>B)Gi(A=B)Mi(A<B)=Ai⊙Bi1位比較器AiBiAi&1&1&BiMiGiLi二、4位數(shù)值比較器A=A3A2A1A0A>BL=1A=BM=1A<BG=1真值表比較輸入輸出A3

B3A2

B2A1

B1A0B0

LGM>100=>100==>100===>100====010<001=<001==<001===<001B=B3B2B1B0LGM4位數(shù)值比較器A3B3A2B2

A1B1A0B0&&1&1&&1&1&&1&1&≥1

≥1&1&1&≥1

≥1

MLGA2A1B3A3B2B1B0≥1

A0G=(A3⊙B3)(A2⊙B2)(A1⊙B1)(A0⊙B0)4位數(shù)值比較器M=A3B3+(A3⊙B3)A2B2+(A3⊙B3)(A2⊙B2)A1B1+

(A3⊙B3)(A2⊙B2)(A1⊙B1)A0B0L=M+G1位數(shù)值比較器AiMiBiAi⊙BiAiBiLiGiAiBi&1&1&比較輸入級(jí)聯(lián)輸入輸出A3B3A2B2A1B1A0B0A<BA=BA>BFA<BFA=BFA>B>001=>001==>001===>001====001001====010010====100100<100=<1004位集成數(shù)值比較器的真值表級(jí)聯(lián)輸入：供擴(kuò)展使用，一般接低位芯片的比較輸出，即接低位芯片的FA<B

、FA=B

、FA>B

。擴(kuò)展：級(jí)聯(lián)輸入

集成數(shù)值比較器

74LS85(TTL)

兩片4位數(shù)值比較器74LS85

A<BA=BA>B74LS85

A<BA=BA>BVCCA3

B2

A2

A1

B1

A0

B0B3

A<BA=BA>B

FA>BFA=BFA<B地12345678161514131211109748574LS851→8位數(shù)值比較器低位比較結(jié)果高位比較結(jié)果

FA<B

FA=B

FA>B

FA<B

FA=BFA>BB7

A7

B6

A6

B5

A5

B4

A4B3

A3

B2

A2

B1

A1

B0

A0比較輸出CMOS芯片設(shè)置A>B只是為了電路對(duì)稱(chēng)，不起判斷作用B7

A7

B6

A6

B5

A5

B4

A4

FA<BFA=BFA>BCC14585

A<BA=BA>BB3

A3

B2

A2

B1

A1

B0

A0

FA<BFA=BFA>BCC14585

A<BA=BA>B

集成數(shù)值比較器CC15485(CMOS)擴(kuò)展：

兩片4位→8位VDDA3

B3

FA>B

FA<B

B0

A0

B1B2

A2

FA=BA>BA<BA=BA1VSS12345678161514131211109CC14585

C6631低位比較結(jié)果高位比較結(jié)果1例1：七位二進(jìn)制數(shù)碼比較器（采用兩片74LS85）“1”必接好（A>B）L（A<B）LA>BA=BA<BA1B1A0B0A3B3A2B2（A=B）L74LS85（A>B）L（A<B）LA>BA=BA<BA1B1A0B0A3B3A2B2（A=B）L74LS85(1)(2)a3a2a1a0a6a5a4Ab3b2b1b0b6b5b4B高位片低位片例2：挑出等于和大于5的四位二進(jìn)制數(shù)。方案一設(shè)：輸入B=0101

~5;X=x3x2x1x0

。x3x2x1x0（A>B）L（A<B）LA>BA=BA<BA1B1A0B0A3B3A2B2（A=B）L74LS85“1”“1”輸出F2

。11&F2GH例2：挑出等于和大于5的四位二進(jìn)制數(shù)。方案二設(shè)：輸入B=0100~4

;X=x3x2x1x0

。x3x2x1x0（A>B）L（A<B）LA>BA=BA<BA1B1A0B0A3B3A2B2（A=B）L74LS85“1”F2“1”輸出F2

。例3：挑出小于和等于5的四位二進(jìn)制數(shù)。設(shè)：輸入B=0110~6;X=x3x2x1x0。x3x2x1x0（A>B）L（A<B）LA>BA=BA<BA1B1A0B0A3B3A2B2（A=B）L74LS85“1”F3“1”輸出F3。

例4：設(shè)計(jì)三個(gè)四位數(shù)的比較器，可以對(duì)A、B、C

進(jìn)行比較，能判斷：（1）三個(gè)數(shù)是否相等。（2）若不相等，A數(shù)是最大還是最小。比較原則：先將A與B比較，再A與C比較：可以用兩片74LS85實(shí)現(xiàn)。若A=BA=C，則A=B=C；若A>BA>C，則A最大；若A<BA<C，則A最小。1：A=B=C1：A最小1：A最大“1”“1”（A>B）L（A<B）LA>BA=BA<B（A=B）LB2B0A2A2B3B1A3A1（1）（A>B）L（A<B）LA>BA=BA<B（A=B）LB2B0A2A0B3B1A3A1（2）&&&C1C0C3C2C:B:B1B0B3B2A1A0A3A2A:3.3編碼器和譯碼器3.3.1編碼器（Encoder）編碼：用文字、符號(hào)或者數(shù)字表示特定對(duì)象的過(guò)程（用二進(jìn)制代碼表示不同事物）二進(jìn)制編碼器二—十進(jìn)制編碼器分類(lèi)：普通編碼器優(yōu)先編碼器2n→n10→4或Y1I1編碼器Y2YmI2In代碼輸出信息輸入編碼器框圖一、二進(jìn)制編碼器用n

位二進(jìn)制代碼對(duì)N=2n

個(gè)信號(hào)進(jìn)行編碼的電路3位二進(jìn)制編碼器(8線(xiàn)-3線(xiàn))編碼表函數(shù)式Y(jié)2=I4

+

I5

+

I6+

I7Y1

=I2

+

I3+

I6

+

I7Y0=I1

+

I3+

I5

+

I7輸入輸出

I0I7是一組互相排斥的輸入變量，任何時(shí)刻只能有一個(gè)端輸入有效信號(hào)。輸入輸出00000101001

11001011

101

1

1Y2

Y1

Y0I0I1I2I3I4I5I6I73位二進(jìn)制編碼器I0I1I6I7Y2Y1Y0I2I4I5I3函數(shù)式邏輯圖—用或門(mén)實(shí)現(xiàn)—用與非門(mén)實(shí)現(xiàn)Y2

Y1

Y0≥1≥1≥1I7

I6

I5

I4

I3I2

I1I0

&&&Y2

Y1

Y0優(yōu)先編碼：允許幾個(gè)信號(hào)同時(shí)輸入，但只對(duì)優(yōu)先級(jí)別最高的進(jìn)行編碼。優(yōu)先順序：I7I0編碼表輸入輸出

I7I6

I5I4

I3

I2I1

I0Y2Y1

Y01

11101

11000

1

101000

11000000

101100000

1010000000

10010000000

1000函數(shù)式2.3位二進(jìn)制優(yōu)先編碼器輸入輸出為原變量邏輯圖輸入輸出為反變量Y2Y1Y0≥1≥1≥1&&111111111111111I7I6I5I4I3I2I1I0常用的8線(xiàn)—3線(xiàn)優(yōu)先編碼器有74148、74LS148、74LS348用4位二進(jìn)制代碼對(duì)0~9

十個(gè)信號(hào)進(jìn)行編碼的電路二、二-十進(jìn)制編碼器1.8421BCD編碼器二-十進(jìn)制編碼器I0I2I4I6I8I1I3I5I7I9Y0Y1Y2Y3二—十進(jìn)制編碼器設(shè)計(jì)1）、由邏輯功能,列出真值表(輸入高電平有效):2、由表寫(xiě)邏輯式,并化為最簡(jiǎn)式。111111111111111或運(yùn)算形式2.8421BCD優(yōu)先編碼器3.集成10線(xiàn)-4線(xiàn)優(yōu)先編碼器（7414774LS147）三、幾種常用編碼1.二-十進(jìn)制編碼8421碼余3碼2421碼5211碼余3循環(huán)碼右移循環(huán)碼循環(huán)碼（反射碼或格雷碼）ISO碼ANSCII（ASCII）碼2.其他3.3.2譯碼器（Decoder）編碼的逆過(guò)程，將二進(jìn)制代碼翻譯為原來(lái)的含義一、二進(jìn)制譯碼器(BinaryDecoder)

輸入n位二進(jìn)制代碼如：2線(xiàn)—4線(xiàn)譯碼器3線(xiàn)—8線(xiàn)譯碼器4線(xiàn)—16線(xiàn)譯碼器A0Y0A1An-1Y1Ym-1二進(jìn)制譯碼器……輸出m個(gè)信號(hào)m=2n1.3位二進(jìn)制譯碼器(3線(xiàn)–8線(xiàn))真值表函數(shù)式A0Y0A1A2Y1Y73位二進(jìn)制譯碼器…00000001

000000100000010000001000000100000010000001000000100000000000010100111001011101113線(xiàn)-8線(xiàn)譯碼器邏輯圖000—輸出低電平有效工作原理：11111101&Y7&Y6&Y5&Y4&Y3&Y2&Y1&Y0A2A2A1A1A0A0111111A2A1A0001111101110101011111101111101111100111110111011111111011011011111111011111112.集成3線(xiàn)–8線(xiàn)譯碼器

--74LS138引腳排列圖功能示意圖輸入選通控制端芯片禁止工作芯片正常工作VCC地1324567816151413121110974LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y774LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY73.二進(jìn)制譯碼器的級(jí)聯(lián)兩片3線(xiàn)–8線(xiàn)4線(xiàn)-16線(xiàn)Y0Y7Y8Y1574LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTA高位Y7A0

A1

A2

A3

74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTA低位Y710工作禁止有輸出無(wú)輸出1禁止工作無(wú)輸出有輸出07815三片3線(xiàn)-8線(xiàn)5線(xiàn)-24線(xiàn)（1）（2）（3）輸出工

禁禁禁

工

禁禁禁

工00011011禁禁禁全為174LS138(1)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY0Y7Y774LS138(3)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY16Y7Y2374LS138(2)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY8Y7Y15A0A1A2A3A4………………1P163集成雙2線(xiàn)–4線(xiàn)譯碼器

--74LS139引腳排列圖功能示意圖74LS139?74LS139Y0Y1Y2Y3A0A1SY0Y1Y2Y3A0A1ST?74LS139Y0Y1Y2Y3A0A1SY0Y1Y2Y3A0A1ST使能端輸入輸出真值表輸出端提供全部最小項(xiàng)4.二進(jìn)制譯碼器的主要功能特點(diǎn)二、二-十進(jìn)制譯碼器(Binary-CodedDecimalDecoder)真值表

輸入

輸出

A3A2A1A0Y9

Y8

Y7Y6Y5Y4Y3Y2Y1Y0

0

0

00

0

0

0

0

0

0

0001

0

0

01

0

0

0

0

0

0

0010

0

0

10

0

0

0

0

0

0

0100

0

0

11

0

0

0

0

0

0

1000

0

1

00

0

0

0

0

0

1

0000

0

1

01

0

0

0

0

1

0

0000

0

1

10

0

0

0

1

0

0

0000

0

1

11

0

0

1

0

0

0

0000

1

0

00

0

1

0

0

0

0

0000

1

0

01

1

0

0

0

0

0

0000其余：1010、1011、1100、1101、1110、1111做約束項(xiàng)處理集成4線(xiàn)–10線(xiàn)譯碼器：744274LS42電路圖見(jiàn)圖3.3.20744274LS42Y0Y1Y2Y3Y4Y5Y6A0A1A2Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2Y7A3A3Y8Y8Y9Y9功能示意圖注意：其輸出表達(dá)式和左邊的不同，仍為：7442、74LS42有拒偽碼功能真值表半導(dǎo)體顯示(LED)液晶顯示(LCD)共陽(yáng)極每字段是一只發(fā)光二極管三、顯示譯碼器數(shù)碼顯示器aebcfgdabcdefgR+5VYaA3A2A1A0+VCC+VCC顯示譯碼器共陽(yáng)YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000—低電平驅(qū)動(dòng)011100011111000000000010010000100共陰極abcdefgR+5VYaA3A2A1A0+VCC顯示譯碼器共陰YbYcYdYeYfYg—高電平驅(qū)動(dòng)00001111110000100100110000110110100110100010101100111100010011111001011001110110111011111111000011111111111011aebcfgd2023/2/4西安交通大學(xué)電氣學(xué)院電子學(xué)BCD七段顯示譯碼器74LS47功能表十進(jìn)制數(shù)字或功能輸入輸出顯示字型A3A2A1A0

012345678911111111111×××××××××000000010010001101000101011001111000100111111111110000001100111100100100000110100110001001001100000000111100000000001100

101112131415111111××××××101010111100110111101111111111111001011001101011100011010011100001111111

×10×0×××××0000××××001111111111111110000000

2023/2/4西安交通大學(xué)電氣學(xué)院電子學(xué)

74LS47輔助控制信號(hào)輸入端功能分析是試燈輸入端，用來(lái)測(cè)試七段數(shù)碼管的好壞，當(dāng)

=0、=1時(shí)，不論和A3A2A1A0輸入為何，顯示數(shù)碼管的七段全亮，工作時(shí)應(yīng)置=1。是滅零輸入端，用來(lái)熄滅不需要顯示的0。是熄滅信號(hào)輸入端，可控制數(shù)碼管是否顯示。是滅零信號(hào)輸出端。當(dāng)=1，=0，且A3A2A1A0=0000時(shí)，數(shù)碼管不顯示，輸出為0。在多位數(shù)顯示電路中，在顯示數(shù)據(jù)小數(shù)點(diǎn)左邊，將高位的與相鄰低位的相連，最高位接地；在小數(shù)點(diǎn)右邊將低位的接到相鄰高位的上，最低位的接地。這樣，可將有效數(shù)字前后的零滅掉。

數(shù)據(jù)傳輸方式0110發(fā)送0110并行傳送0110串行傳送并-串轉(zhuǎn)換：數(shù)據(jù)選擇器串-并轉(zhuǎn)換：數(shù)據(jù)分配器3.4數(shù)據(jù)選擇器和分配器接收0110

在發(fā)送端和接收端不需要數(shù)據(jù)并-串或串-并轉(zhuǎn)換裝置，但每位數(shù)據(jù)各占一條傳輸線(xiàn)，當(dāng)傳送數(shù)據(jù)位數(shù)增多時(shí)，成本較高，且很難實(shí)現(xiàn)。3.4.1數(shù)據(jù)選擇器

(DataSelector)能夠從多路數(shù)據(jù)輸入中選擇一路作為輸出的電路一、4選1數(shù)據(jù)選擇器輸入數(shù)據(jù)輸出數(shù)據(jù)選擇控制信號(hào)A0Y4選1數(shù)據(jù)選擇器D0D3D1D2A11.工作原理00011011D0D1D2D3D000D0DA1

A02.真值表D101D210D311Y

D1D2D33.函數(shù)式一、4選1數(shù)據(jù)選擇器3.函數(shù)式4.邏輯圖1&≥11YA11A0D0D1D2D300011011=D0=D1=D2=D374LS153—雙4選1數(shù)據(jù)選擇器74LS15312345678161514131211109選擇端選擇端使能端：低電平有效使能端：低電平有效數(shù)據(jù)輸入端數(shù)據(jù)輸入端

輸出端

輸出端74LS153真值表使能端選擇端輸出端A1A0Y00

0D000

1D101

0D201

1D31

0禁止?fàn)顟B(tài)工作狀態(tài)S╳

╳

╳二、集成數(shù)據(jù)選擇器1.8選1數(shù)據(jù)選擇器7415174LS1517425174LS251引腳排列圖功能示意圖VCC地1324567816151413121110974LS151D4D5D6D7A0A1A2D3D2D1D0YYSMUXD7A2D0A0A1SYY……禁止使能10000D0

D0

D1

D1

D2

D2

D3

D3

D4

D4

D5

D5

D6

D6

D7

D7

00101001110010111011110

A2A0—地址端D7D0—數(shù)據(jù)輸入端2.集成數(shù)據(jù)選擇器的擴(kuò)展兩片8選1（74151）16選1數(shù)據(jù)選擇器A2A1A0A3D15D8≥1Y1S74151(2)D7A2D0ENA0A1YY2……D7D074151(1)D7A2D0ENA0A1SYY1……低位高位0

禁止使能070D0

D7

D0

D7

1

使能禁止D8

D15

0D8

D15

0四片8選1（74151）32選1數(shù)據(jù)選擇器1/274LS139SA4A3A2A1A0&Y方法1：74LS139雙2線(xiàn)-4線(xiàn)譯碼器74151(4)D7A2D0ENA0A1S4Y374151(1)D7A2D0ENA0A1D0S1Y074151(2)D7A2D0ENA0A1S2Y174151(3)D7A2D0ENA0A1S3Y2…………D7D8D15D16D23D24D31…………11

1

1

1

07禁止禁止禁止禁止0001

1

1

0

禁止禁止禁止使能

01禁止禁止使能

禁止禁止使能

禁止禁止使能

禁止禁止禁止1011D0

D7

D8

D15

D16

D23

D24

D311

1

0

1

1

0

1

1

0

1

1

1

方法2：74LS153雙4選1數(shù)據(jù)選擇器（1）（2）（3）（4）輸出信號(hào)00工禁禁禁01禁工禁禁10禁禁工禁11禁禁禁工方法1：四片8選1（74151）32選1數(shù)據(jù)選擇器（電路略）真值表（使用

74LS139雙2線(xiàn)-4線(xiàn)譯碼器）3.4.2數(shù)據(jù)分配器

(DataDemultiplexer)將1路輸入數(shù)據(jù)，根據(jù)需要分別傳送到m個(gè)輸出端一、1路-4路數(shù)據(jù)分配器數(shù)據(jù)輸入數(shù)據(jù)輸出選擇控制00011011D0000D0000D0000D&Y0&Y1&Y2&Y31A11A1DDA01路-4路數(shù)據(jù)分配器Y0Y3Y1Y2A1真值表函數(shù)式邏輯圖二、集成數(shù)據(jù)分配器用

3線(xiàn)-8線(xiàn)譯碼器可實(shí)現(xiàn)

1路-8

路數(shù)據(jù)分配器數(shù)據(jù)輸出

S1—數(shù)據(jù)輸入（D）地址碼

數(shù)據(jù)輸入(任選一路)74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY7D3.5用

MSI實(shí)現(xiàn)組合邏輯函數(shù)3.5.1

用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)一、基本原理和步驟1.原理：選擇器輸出為標(biāo)準(zhǔn)與或式，含地址變量的全部最小項(xiàng)。例如

而任何組合邏輯函數(shù)都可以表示成為最小項(xiàng)之和的形式，故可用數(shù)據(jù)選擇器實(shí)現(xiàn)。4選18選12.步驟(1)根據(jù)n=k-1

或n=k確定選擇器的規(guī)模和型號(hào)(n

—選擇器地址碼，k

—函數(shù)的變量個(gè)數(shù))(2)寫(xiě)出函數(shù)的標(biāo)準(zhǔn)與或式和選擇器輸出信號(hào)表達(dá)式(3)對(duì)照比較確定選擇器各個(gè)輸入變量Di的表達(dá)式(4)根據(jù)采用的數(shù)據(jù)選擇器和求出的表達(dá)式畫(huà)出連

線(xiàn)圖二、應(yīng)用舉例[例3.5.1]用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)[解](2)標(biāo)準(zhǔn)與或式(1)n=k-1=3-1=2可用4選1數(shù)據(jù)選擇器74LS153數(shù)據(jù)選擇器(3)確定輸入變量和地址碼的對(duì)應(yīng)關(guān)系令A(yù)1

=A,A0=B則D0=0D1=D2=C

D3=1