同步時(shí)序邏輯電路

第四章同步時(shí)序邏輯電路

本章知識(shí)要點(diǎn)同步時(shí)序邏輯電路結(jié)構(gòu)同步時(shí)序邏輯電路描述（Mealy型與Moore型）觸發(fā)器同步時(shí)序邏輯電路的分析同步時(shí)序邏輯電路的設(shè)計(jì)2023/2/423主要內(nèi)容4.1同步時(shí)序邏輯電路的模型

4.1.1同步時(shí)序電路的模型

4.1.2同步時(shí)序電路的分類

4.1.3同步時(shí)序電路的描述方法4.2觸發(fā)器4.3同步實(shí)現(xiàn)邏輯電路分析4.4同步實(shí)現(xiàn)邏輯電路設(shè)計(jì)44.1同步時(shí)序邏輯電路模型定義：若一個(gè)邏輯電路在任何時(shí)刻產(chǎn)生的穩(wěn)定輸出不僅與該時(shí)刻電路的輸入信號(hào)有關(guān)，而且與電路過去的輸入信號(hào)有關(guān)，則稱該電路為時(shí)序邏輯電路。5組合邏輯電路存儲(chǔ)電路x1xnZ1Zmysy1

Y1Yr

CPXi（i=1~n）：組合電路的外部輸入信號(hào)Zj（j=1~m）：組合電路的外部輸出信號(hào)yk（k=1~s）：組合電路的內(nèi)部輸入信號(hào)Yl（l=1~r）：激勵(lì)信號(hào)，組合電路的內(nèi)部輸出信號(hào)CP：時(shí)鐘脈沖信號(hào)4.1.1時(shí)序邏輯電路的結(jié)構(gòu)Zi=fi（x1,x2,…xn,y1,y2,…,ys）Yi=gi（x1,x2,…xn,y1,y2,…,ys）輸出函數(shù)激勵(lì)函數(shù)64.1.1時(shí)序邏輯電路的結(jié)構(gòu)時(shí)序邏輯電路具有如下特點(diǎn)：電路由組合電路和存儲(chǔ)電路組成，具有對(duì)過去輸入進(jìn)行記憶的功能；電路中包含反饋回路，通過反饋使電路功能與“時(shí)序”相關(guān)；電路的輸出由電路當(dāng)時(shí)的輸入和狀態(tài)（過去的輸入）共同決定。74.1.1時(shí)序邏輯電路的分類時(shí)序邏輯電路按其狀態(tài)改變方式可分為兩種類型：同步時(shí)序邏輯電路、異步時(shí)序邏輯電路（1）同步時(shí)序邏輯電路：電路中的存儲(chǔ)器件為時(shí)鐘控制觸發(fā)器，各觸發(fā)器共用同一時(shí)鐘信號(hào)。電路中各觸發(fā)器狀態(tài)的轉(zhuǎn)換時(shí)刻在同一時(shí)鐘信號(hào)控制下同步發(fā)生。電路有統(tǒng)一的時(shí)鐘信號(hào)，僅當(dāng)時(shí)鐘信號(hào)到來時(shí)，電路狀態(tài)（y1,y2,…,yr）才能發(fā)生變化，且僅變化一次。如果時(shí)鐘信號(hào)沒有到來，即使輸入發(fā)生變化，也不會(huì)改變電路的狀態(tài)。84.1.1時(shí)序邏輯電路的分類在研究同步時(shí)序邏輯電路時(shí)，又通常不把同步時(shí)鐘信號(hào)作為輸入信號(hào)處理，而是將它當(dāng)成一種默認(rèn)的時(shí)間基準(zhǔn)。時(shí)序電路中狀態(tài)的概念：若把某個(gè)時(shí)鐘脈沖到來之前電路所處的狀態(tài)作為現(xiàn)態(tài)，記為y（n）（其上標(biāo)可?。?，則該時(shí)鐘脈沖作用后的電路的狀態(tài)便稱為次態(tài)，記為y（n+1），前一個(gè)脈沖的次態(tài)即后一個(gè)脈沖的現(xiàn)態(tài)。94.1.1時(shí)序邏輯電路的分類（2）異步時(shí)序邏輯電路電路中的存儲(chǔ)器件可以是時(shí)鐘控制觸發(fā)器、非時(shí)鐘控制觸發(fā)器或延遲元件。電路沒有統(tǒng)一的時(shí)鐘信號(hào)對(duì)狀態(tài)變化進(jìn)行同步控制，輸入信號(hào)的變化將直接引起電路狀態(tài)的變化。104.1.1時(shí)序邏輯電路的分類根據(jù)電路的輸出是否與輸入直接相關(guān)，時(shí)序邏輯電路可分為Mealy型和Moore型兩種不同的模型。114.1.1時(shí)序邏輯電路的分類若時(shí)序邏輯電路的輸出是關(guān)于電路輸入和當(dāng)前狀態(tài)的函數(shù)，則稱為Mealy型時(shí)序邏輯電路。12若時(shí)序邏輯電路的輸出僅僅是關(guān)于電路狀態(tài)的函數(shù)，則稱為Moore型時(shí)序邏輯電路。若一個(gè)時(shí)序邏輯電路沒有專門的外部輸出信號(hào)，而是電路狀態(tài)作為輸出，則可視為Moore型電路的特殊情況。4.1.1時(shí)序邏輯電路的分類Moore型特殊情況134.1.1時(shí)序邏輯電路的分類時(shí)序邏輯電路的輸入信號(hào)可以是脈沖信號(hào)也可以是電平信號(hào)。根據(jù)輸入信號(hào)形式的不同，時(shí)序邏輯電路通常又被分為脈沖型和電平型兩種類型。144.1.2同步時(shí)序電路的描述方法時(shí)序邏輯函數(shù)表達(dá)式任何一個(gè)同步時(shí)序邏輯電路結(jié)構(gòu)和功能可用三組函數(shù)表達(dá)式完整地描述。輸出函數(shù)表達(dá)式：反映電路輸出Z與輸入x和狀態(tài)y之間關(guān)系的表達(dá)式。對(duì)于Mealy型電路

Zi=fi(x1,…,xn,y1,…,ys)

=fi(x,

y)

i=1,2,…,m

對(duì)于Moore型電路

Zi=fi(y1,…,ys)=fi(y)

i=1,2,…,m15激勵(lì)函數(shù)表達(dá)式又稱為控制函數(shù)，反映了存儲(chǔ)電路的輸入Y（組合電路內(nèi)部輸出）與電路輸入x和狀態(tài)y之間的關(guān)系。Yj=gj（x1,…,xn,y1,…,ys）j=1,2,…,r4.1.2同步時(shí)序電路的描述方法16次態(tài)函數(shù)表達(dá)式用來反映同步時(shí)序電路的次態(tài)y（n+1）與激勵(lì)函數(shù)Y和電路現(xiàn)態(tài)y之間的關(guān)系，它與觸發(fā)器類型相關(guān)。其函數(shù)表達(dá)式為yl（n+1）=kl（Yj,yl）

j=1,2,…,rl=1,2,…,s對(duì)于任何一個(gè)同步時(shí)序電路，一旦上述三組函數(shù)被確定，則其邏輯功能便被唯一確定。4.1.2同步時(shí)序電路的描述方法174.1.2同步時(shí)序電路的描述方法狀態(tài)轉(zhuǎn)移真值表，狀態(tài)表是一種反映同步時(shí)序電路的輸出Z、次態(tài)y（n+1）和電路輸入x、現(xiàn)態(tài)y之間關(guān)系的表格。能夠完全描述同步時(shí)序邏輯電路在輸入時(shí)序信號(hào)作用下的狀態(tài)轉(zhuǎn)移關(guān)系及相應(yīng)的輸出響應(yīng)。作狀態(tài)表時(shí)，在表格的左邊從上到下列出電路的全部狀態(tài)；在表格的上邊從左到右列出輸入的全部取值組合；表格中間則列出對(duì)應(yīng)不同輸入組合和現(xiàn)態(tài)下的次態(tài)和輸出。18對(duì)于Mealy型表格的中間列出不同狀態(tài)在不同輸入取值組合下的次態(tài)和輸出。Mealy型狀態(tài)表格式現(xiàn)態(tài)次態(tài)/輸出輸入Xyy（n+1）/Z4.1.2同步時(shí)序電路的描述方法19例1

某同步時(shí)序邏輯電路，一個(gè)輸入變量x，有兩個(gè)狀態(tài)變量y1、y2，輸出為z，給出狀態(tài)表：x（0,1），y1y2（00,01,10,11）（如表所示）。若現(xiàn)態(tài)A（00），輸入典型序列x：10100110，則輸出z的值為？現(xiàn)態(tài)y1y2次態(tài)y1（n+1）y2（n+1）/輸出zx=0x=1A（00）D/0C/1B（01）B/1A/0C（10）B/1D/0D（11）A/0B/120對(duì)于Moore型電路，由于輸出僅與狀態(tài)相關(guān)，不管輸入如何變化，對(duì)應(yīng)某一個(gè)現(xiàn)態(tài)總有相同的輸出，所以在表格中單獨(dú)作為一列。Moore型狀態(tài)表格式現(xiàn)態(tài)次態(tài)輸出輸入Xyy（n+1）Z4.1.2同步時(shí)序電路的描述方法21例2

某電路狀態(tài)表如下所示。如現(xiàn)態(tài)X，輸入序列x=01100110，分析次態(tài)和輸出變化。現(xiàn)態(tài)y次態(tài)y（n+1）輸出zx=0x=1WYX0XXY1YXW0224.1.2同步時(shí)序電路的描述方法狀態(tài)轉(zhuǎn)移圖，狀態(tài)圖是一種反映同步時(shí)序邏輯電路狀態(tài)轉(zhuǎn)換規(guī)律及相應(yīng)輸入、輸出取值關(guān)系的有向圖。圓圈表示電路的幾種狀態(tài)連接圓圈的有向線段表示狀態(tài)的轉(zhuǎn)換關(guān)系箭頭的起點(diǎn)表示現(xiàn)態(tài)箭頭的終點(diǎn)表示次態(tài)若有向線段起止于同一狀態(tài)，說明在一定條件下，其狀態(tài)保持不變。23Mealy型電路狀態(tài)圖在有向線段的旁邊標(biāo)出發(fā)生該轉(zhuǎn)換的輸入條件以及在該輸入和現(xiàn)態(tài)下的相應(yīng)輸出。Moore型電路狀態(tài)圖把電路輸出標(biāo)在圓圈內(nèi)的狀態(tài)右下方，其他和Mealy型電路相同。Mealy型電路狀態(tài)圖Moore型電路狀態(tài)圖4.1.2同步時(shí)序電路的描述方法狀態(tài)表和狀態(tài)圖MealyMoore輸出僅僅是電路狀態(tài)的函數(shù)輸出是電路輸入和電路狀態(tài)的函數(shù)定義輸出函數(shù)狀態(tài)表現(xiàn)態(tài)次態(tài)/輸出輸入xyy(n+1)/Z現(xiàn)態(tài)次態(tài)輸入xyy(n+1)輸出Z狀態(tài)圖yy(n+1)x/ZY/Zy(n+1)xz2425例3

將例1、例2中的狀態(tài)表分別轉(zhuǎn)換成狀態(tài)圖。26例4

給出如下狀態(tài)圖，求其狀態(tài)表。ADCB1/11/01/11/00/00/10/00/1現(xiàn)態(tài)y1y2次態(tài)y1（n+1）y2（n+1）/輸出zx=0x=1ABCDA/0C/1B/1A/0C/1D/0A/0B/127時(shí)間圖是用波形圖來表示輸入、輸出信號(hào)和電路狀態(tài)等的取值在各時(shí)刻的對(duì)應(yīng)關(guān)系，通常又被稱為工作波形圖。在時(shí)間圖上，可以把電路狀態(tài)轉(zhuǎn)換的時(shí)刻形象的表示出來，這是前幾種方法所不能做到的。關(guān)于時(shí)間圖的繪制，將在后面的分析和設(shè)計(jì)中結(jié)合實(shí)例進(jìn)行介紹。4.1.2同步時(shí)序電路的描述方法28時(shí)序邏輯電路與組合邏輯電路的區(qū)別1、從邏輯功能上看組合電路：t時(shí)刻輸出僅與t時(shí)刻輸入有關(guān)，與t以前的狀態(tài)無關(guān)。時(shí)序電路：t時(shí)刻輸出Y不僅與t時(shí)刻輸入x有關(guān)，還與電路過去的狀態(tài)Qn有關(guān)。2、從電路結(jié)構(gòu)上看組合電路不含存儲(chǔ)信息的觸發(fā)器等元件。時(shí)序電路定含有存儲(chǔ)信息的元件—觸發(fā)器。293、從功能描述上看

組合電路 時(shí)序電路①輸出函數(shù)Y=F(X)①輸出函數(shù)Zj②真值表 ②激勵(lì)函數(shù)Yl ③次態(tài)方程yk ④狀態(tài)圖時(shí)序邏輯電路與組合邏輯電路的區(qū)別304.2觸發(fā)器31在數(shù)字系統(tǒng)中，為了構(gòu)成實(shí)現(xiàn)各種功能的邏輯電路，除了需要實(shí)現(xiàn)邏輯運(yùn)算的邏輯門之外，還需要有能夠保存信息的邏輯器件。觸發(fā)器是一種具有記憶功能的電子器件，它具有如下特點(diǎn)：有兩個(gè)互補(bǔ)的輸出端Q和Q。能夠存儲(chǔ)1位二進(jìn)制碼。有兩個(gè)穩(wěn)定狀態(tài)。通常將Q=1和Q=0稱為“1”狀態(tài)，而把Q=0和Q=1稱為“0”狀態(tài)。當(dāng)輸入信號(hào)不發(fā)生變化時(shí)，觸發(fā)器狀態(tài)穩(wěn)定不變，一般以Q的狀態(tài)為描述標(biāo)準(zhǔn)4.2觸發(fā)器32在一定輸入信號(hào)作用下，觸發(fā)器可以從一個(gè)穩(wěn)定狀態(tài)轉(zhuǎn)移到另一個(gè)穩(wěn)定狀態(tài)，這稱為翻轉(zhuǎn)特性。通常把輸入信號(hào)作用之前的狀態(tài)稱為現(xiàn)態(tài)，記作Q(n)和Q(n)，而把輸入信號(hào)作用后的狀態(tài)稱為觸發(fā)器的次態(tài)，記作Q(n+1)和Q(n+1)

，為了簡(jiǎn)單起見，一般省略現(xiàn)態(tài)的上標(biāo)n，就用Q和Q表示現(xiàn)態(tài)。顯然，次態(tài)是現(xiàn)態(tài)和輸入的函數(shù)。4.2觸發(fā)器33觸發(fā)器的分類觸發(fā)器的種類很多，但就其結(jié)構(gòu)而言，都是由邏輯門加上適當(dāng)?shù)姆答伨€耦合而成。按照功能分：RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器、T觸發(fā)器按觸發(fā)方式分：邊沿觸發(fā)、電平觸發(fā)按結(jié)構(gòu)分：簡(jiǎn)單結(jié)構(gòu)、維持阻塞結(jié)構(gòu)、主從結(jié)構(gòu)34常用的四種觸發(fā)器1、時(shí)鐘控制R-S觸發(fā)器（或非門實(shí)現(xiàn)）時(shí)鐘控制R-S觸發(fā)器功能表CRSQn+1功能說明0XXQ不變100Q不變1011置11100置0111d不定（不允許）次態(tài)方程Qn+1=S+R?Q約束條件為：R?S=0352、D觸發(fā)器次態(tài)方程為

Qn+1=DD觸發(fā)器功能表DQn+1功能說明00置011置1常用的四種觸發(fā)器363、J-K觸發(fā)器J-K觸發(fā)器功能表JK

Qn+1功能說明00Q不變010置０101置１11Q翻轉(zhuǎn)Qn+1=JQ+KQ常用的四種觸發(fā)器374、T觸發(fā)器Qn+1=TQ+TQ=T⊕Q翻轉(zhuǎn)Q1不變Q0功能說明Qn+1TT觸發(fā)器功能表常用的四種觸發(fā)器38

基本R-S觸發(fā)器是直接復(fù)位-置位觸發(fā)器的簡(jiǎn)稱，由于它是構(gòu)成各種觸發(fā)器的基本部件，所以稱為基本R-S觸發(fā)器。

與非門構(gòu)成的基本R-S觸發(fā)器4.2.1基本RS觸發(fā)器394.2.1基本RS觸發(fā)器40

工作原理①若R=1，S=1，則觸發(fā)器保持原來狀態(tài)不變。假定觸發(fā)器原來的狀態(tài)為“0”狀態(tài)(Q=0；Q=1)。由于與非門G2的輸出端為0，反饋到與非門G1的輸入端，使Q保持1不變，Q為1又反饋到與非門G2的輸入端，使G2的兩個(gè)輸入端均維持1，從而保證輸出Q為0。4.2.1基本RS觸發(fā)器41①

若R=1，S=1，則觸發(fā)器保持原來狀態(tài)不變。假定觸發(fā)器原來的狀態(tài)為“1”狀態(tài)。由于與非門G1的輸出端為0，反饋到與非門G2的輸入端，使Q保持1不變，Q為1又反饋到與非門G1的輸入端，使G1的兩個(gè)輸入端均維持1，從而保證輸出Q為0；R=1且S=1表示無輸入信號(hào)。4.2.1基本RS觸發(fā)器42②

若R=1，S=0，則觸發(fā)器置為“1”狀態(tài)。無論觸發(fā)器原來處于何狀態(tài)，因?yàn)镾為0必然使與非門G2的輸出端為1，且反饋到與非門G1的輸入端，而此時(shí)門G1的另一個(gè)輸入端R也為1，故門G1的輸出端Q為0，使觸發(fā)器狀態(tài)為1。該過程稱為觸發(fā)器置1。③

若R=0，S=1，則觸發(fā)器置為“0”狀態(tài)。無論觸發(fā)器原來處于何狀態(tài)，因?yàn)樵赗端的低電平或負(fù)脈沖作用下，觸發(fā)器的狀態(tài)肯定為0。該過程稱為觸發(fā)器置0。4.2.1基本RS觸發(fā)器43④不允許出現(xiàn)R=0，S=0。因?yàn)楫?dāng)R和S端同時(shí)加上負(fù)脈沖或低電平時(shí)，將使兩個(gè)與非門的輸出Q和Q均為高電平，破壞了觸發(fā)器兩個(gè)輸出端的狀態(tài)應(yīng)該互補(bǔ)的邏輯關(guān)系。此外，當(dāng)兩個(gè)輸入端的低電平同時(shí)被撤消時(shí)，觸發(fā)器的狀態(tài)將是不確定的。因此，R和S不能同時(shí)為0。4.2.1基本RS觸發(fā)器44邏輯功能及其描述基本R-S觸發(fā)器狀態(tài)表基本R-S觸發(fā)器次態(tài)真值表RSQQn+1111110101100011010001000基本R-S觸發(fā)器次態(tài)卡諾圖RSQ000111100d0011d011Qn+1=S+RQ約束條件：R+S=14.2.1基本RS觸發(fā)器101100dd45基本R-S觸發(fā)器功能表RSQn+1功能說明00d不定010置0101置111Q不變

與非門構(gòu)成的基本R-S觸發(fā)器功能表46

或非門構(gòu)成的基本R-S觸發(fā)器47次態(tài)真值表簡(jiǎn)化次態(tài)真值表RSQQn+1000000110101011110001010110d111dRSQn+1功能說明00Q不變011置1100置011d不定(不允許)基本R-S觸發(fā)器次態(tài)卡諾圖RSQ00011110001d0111d0Qn+1=S+RQ約束條件：R?S=048兩個(gè)輸出端Q和Q，Q和Q永遠(yuǎn)是反相的，當(dāng)Q=1，則Q=0；當(dāng)Q=0，則Q=1，反之亦然。它有兩個(gè)狀態(tài)，當(dāng)Q=1時(shí)稱為“1”態(tài)；Q=0時(shí)稱為“0”態(tài)，恰好代表一個(gè)二進(jìn)制位的“1”和“0”。兩個(gè)輸入端R和S，當(dāng)R=S=1，即R=S=0時(shí)，基本R-S觸發(fā)器的輸出在"1"態(tài)時(shí)，則將一直保持"1"態(tài)；輸出在"0"態(tài)時(shí)，則將一直保持"0"態(tài)，這就是觸發(fā)器的記憶功能。（不變）基本R-S（與非門）觸發(fā)器的小結(jié)1-349不管基本R-S觸發(fā)器在“1”態(tài)還是“0”態(tài)，當(dāng)R=1，S=0時(shí)，它將轉(zhuǎn)化為“1”態(tài)（置1）；當(dāng)R=0，S=1時(shí)，它將轉(zhuǎn)化為“0”態(tài)（置0）。這就是外界信號(hào)可通過輸入端R、S來改變基本R-S觸發(fā)器的狀態(tài)，也就是基本R-S觸發(fā)器有接收外界信息的能力。通過Q端或Q端可向外界輸出基本R-S觸發(fā)器是"1"態(tài)還是"0"態(tài)，這是傳遞信息的能力?；綬-S（與非門）觸發(fā)器的小結(jié)2-350當(dāng)R=S=0時(shí)，Q和Q的輸出都是1，這破壞了Q和Q永遠(yuǎn)是反相的規(guī)則。這已不是一個(gè)觸發(fā)器正常工作的狀態(tài)，因而R=S=0是不允許的，這就是約束條件，可以表示為R+S=1?；綬-S觸發(fā)器沒有同步脈沖輸入端，它是異步方式工作的。當(dāng)R或S由1變成0時(shí)，觸發(fā)器的輸出端Q和Q可能馬上發(fā)生變化，即有直接復(fù)位、置位的功能，因而被作為各種性能完善的觸發(fā)器的基本組成部分。但由于R、S之間的約束關(guān)系，使它的使用受到一定限制?；綬-S（與非門）觸發(fā)器的小結(jié)3-351基本R-S觸發(fā)器的一個(gè)特點(diǎn)是直接控制，當(dāng)輸入信號(hào)一出現(xiàn)，觸發(fā)器的狀態(tài)便隨之發(fā)生變化。但實(shí)際應(yīng)用中，往往要求觸發(fā)器按一定的時(shí)間節(jié)拍動(dòng)作，即讓輸入信號(hào)的作用受到時(shí)鐘脈沖的控制，因此要在觸發(fā)器的輸入端增加時(shí)鐘控制信號(hào)。觸發(fā)器狀態(tài)的變化由時(shí)鐘脈沖和輸入信號(hào)共同決定。時(shí)鐘脈沖決定觸發(fā)器狀態(tài)轉(zhuǎn)換的時(shí)刻（何時(shí)轉(zhuǎn)換）

輸入信號(hào)決定觸發(fā)器狀態(tài)轉(zhuǎn)換的方向（如何轉(zhuǎn)換）時(shí)鐘控制觸發(fā)器4.2.1鐘控RS觸發(fā)器52時(shí)鐘控制R-S觸發(fā)器是在基本R-S觸發(fā)器（G1和G2）下面增加兩個(gè)與非門G3、G4組成的控制導(dǎo)引門。當(dāng)CP=0時(shí)，F(xiàn)F不工作當(dāng)CP=1，F(xiàn)F根據(jù)R、S的輸入發(fā)生翻轉(zhuǎn)。鐘控RSFlip-Flop53當(dāng)時(shí)鐘信號(hào)C到來時(shí)，即時(shí)鐘控制端C=1時(shí)，門G3、G4被打開。此時(shí)，輸入R、S端的值可以通過控制門G3、G4作用于上面的基本R-S觸發(fā)器。①即當(dāng)R=0、S=0時(shí)控制門G3、G4的輸出均為1，觸發(fā)器狀態(tài)保持不變；②

當(dāng)R=0、S=1時(shí)控制門G3、G4的輸出分別為1和0，觸發(fā)器狀態(tài)置成1。鐘控RSFlip-Flop54③當(dāng)R=1、S=0時(shí)控制門G3、G4的輸出分別為0和1，觸發(fā)器狀態(tài)置成0；④當(dāng)R=1、S=1時(shí)控制門G3、G4的輸出均為0，觸發(fā)器狀態(tài)不確定，這是不允許的。由此可見，這種觸發(fā)器的工作過程是由時(shí)鐘信號(hào)C和輸入信號(hào)R、S共同作用的；C控制轉(zhuǎn)換時(shí)間，R、S確定轉(zhuǎn)換后的狀態(tài)。因此，它被稱為時(shí)鐘控制R-S觸發(fā)器。鐘控RSFlip-Flop5500011110001d0111d0次態(tài)方程為：Qn+1=S+R?Q約束條件為：R?S=0RSQ鐘控R-S觸發(fā)器狀態(tài)轉(zhuǎn)移真值表CRSQQn+10×××Q100000011101011011111000110101110d1111d鐘控RSFlip-Flop56時(shí)鐘控制R-S觸發(fā)器功能表RSQn+1功能00Q不變011置1100置011d不定01S=0RS=01R=0RS=10時(shí)鐘控制R-S觸發(fā)器狀態(tài)圖鐘控RSFlip-Flop57

特點(diǎn)

優(yōu)點(diǎn)：時(shí)鐘控制R-S觸發(fā)器解決了對(duì)觸發(fā)器工作進(jìn)行定時(shí)控制的問題，而且結(jié)構(gòu)簡(jiǎn)單。缺點(diǎn)：輸入信號(hào)依然存在約束條件，即R、S不能同時(shí)為1，且可能出現(xiàn)“空翻”現(xiàn)象。一般只用它作為數(shù)碼寄存器，而不宜用來構(gòu)成具有移位和計(jì)數(shù)功能的邏輯部件。鐘控RSFlip-Flop58

空翻：在計(jì)數(shù)時(shí)會(huì)在一個(gè)時(shí)鐘下進(jìn)行多個(gè)計(jì)數(shù)的錯(cuò)誤現(xiàn)象。由于時(shí)鐘信號(hào)有一定寬度，在時(shí)鐘信號(hào)作用期間，如果輸入信號(hào)發(fā)生變化，觸發(fā)器狀態(tài)也會(huì)跟著變化，從而在一次時(shí)鐘信號(hào)作用期間，可能引起觸發(fā)器多次翻轉(zhuǎn)。空翻是不允許的，解決空翻的根本途徑是改進(jìn)觸發(fā)器的結(jié)構(gòu)。

主從R-S觸發(fā)器鐘控RSFlip-Flop59604.2.2DFlip-FlopD觸發(fā)器是在對(duì)時(shí)鐘控制R-S觸發(fā)器的控制電路稍加修改，使之變成右圖所示的形式，克服了時(shí)鐘控制R-S觸發(fā)器在輸入端同時(shí)為1時(shí)的狀態(tài)不確定的問題。次態(tài)方程為：Qn+1=D

61鐘控DFlip-Flop工作原理C=0，則G3、G4輸出為1，基本RS輸出不變。C=1，F(xiàn)F的狀態(tài)隨D的變化而變化。①

若D=0，則門G4的輸出為1、門G3的輸出為0，觸發(fā)器置0；②

若D=1，則門G4的輸出為0、門G3的輸出為1，觸發(fā)器置1；在時(shí)鐘作用時(shí)，D觸發(fā)器狀態(tài)的變化僅取決于輸入信號(hào)D，而與現(xiàn)態(tài)無關(guān)。62D觸發(fā)器狀態(tài)轉(zhuǎn)移真值表CPDQrsQn+10XX11Q100010101010110101111101D觸發(fā)器狀態(tài)表

01001101D觸發(fā)器功能表DQn+10011DQ次態(tài)方程為：Qn+1=D

632、維持阻塞D觸發(fā)器上述D觸發(fā)器依然存在“空翻”現(xiàn)象。因此，在時(shí)鐘作用期間要求輸入信號(hào)D不能發(fā)生變化。為了進(jìn)一步解決“空翻”問題，實(shí)際中廣泛使用的集成D觸發(fā)器通常采用維持阻塞結(jié)構(gòu)，稱為維持阻塞D觸發(fā)器。典型的維持阻塞D的邏輯圖如右圖所示。RD和SD分別稱為直接置“0”端和直接置“1”端。它們均為低電平有效，當(dāng)為低電平時(shí)，無論CP或D值輸入，均能分別將Q輸出置0和置1。64維持阻塞D觸發(fā)器（1）置1維持線（2）置0阻塞線（3）置0維持線（4）置1阻塞線65維持阻塞D觸發(fā)器該觸發(fā)器在時(shí)鐘脈沖沒有到來（C=0）時(shí)，無論D端狀態(tài)怎樣變化，都保持原有狀態(tài)不變。該觸發(fā)器當(dāng)時(shí)鐘脈沖到來（C=1）時(shí)，由于維持阻塞線路的作用，使觸發(fā)器在時(shí)鐘脈沖的觸發(fā)器的上升邊沿將D輸入端的數(shù)據(jù)可靠地置入，而在上升沿過后的時(shí)鐘脈沖期間，D的值可以隨意改變，觸發(fā)器的狀態(tài)始終以時(shí)鐘脈沖上升沿時(shí)所采樣的值為準(zhǔn)。由于利用了脈沖的邊沿作用和維持阻塞作用，從而有效地防止了“空翻”現(xiàn)象。66當(dāng)時(shí)鐘C=0時(shí)，門3和門4的輸出s=r=1，所以觸發(fā)器的狀態(tài)不變。但當(dāng)D=0時(shí)，門6的輸出為1，門5的輸出為0；反之當(dāng)D=1時(shí)，門6的輸出為0，門5的輸出為1。當(dāng)時(shí)鐘C由0變1的上升沿（C:0→1）時(shí)，若D=0（則有門6=1，門5=0），所以r=0，s=1使觸發(fā)器置0。反之，若D=1（則有門6=0，門5=1），所以r=1，s=0使觸發(fā)器置1。維持阻塞D觸發(fā)器67在時(shí)鐘C=1期間，信號(hào)D已不起作用，完全由維持線和阻塞線起作用如r=0，s=1時(shí)，由（3）置0維持線，使門6輸出為1，繼續(xù)使門4輸出為0（r=0）；由（4）置1阻塞線使門5輸出為0，從而使門3繼續(xù)輸出為1（s=1）反之r=1，s=0時(shí)，由（1）置1維持線，使門5輸出為1，繼續(xù)使門3輸出為0（s=0）；由（2）置0阻塞線使門4繼續(xù)輸出為1（r=1）（1）置1維持線（2）置0阻塞線（3）置0維持線（4）置1阻塞線維持阻塞D觸發(fā)器684.2.3J-K觸發(fā)器s=J?Q=J+Q，

r=K?Q=K+Q69為了解決R-S觸發(fā)器的約束條件問題，除了使用D觸發(fā)器外，另一種解決問題的方法是構(gòu)造J-K觸發(fā)器（使觸發(fā)器有兩個(gè)輸入端）。右圖為J-K觸發(fā)器的原理圖

其中s=J?Q=J+Qr=K?Q=K+Q4.2.3J-K觸發(fā)器70在時(shí)鐘脈沖未到來（C=0）時(shí)，無論輸入端J和K怎樣變化，控制門G3和G4的輸出均為1。觸發(fā)器保持原來狀態(tài)。JKFlip-Flop功能分析71在時(shí)鐘脈沖到來（C=1）時(shí)可分為四種情況討論：①

當(dāng)輸入J=0，K=0時(shí)，不管觸發(fā)器原理處于何種狀態(tài)，控制門G3和G4的輸出均為1，觸發(fā)器狀態(tài)不變。②

當(dāng)輸入J=0，K=1時(shí)，若原來處于0狀態(tài)，則控制門G3和G4的輸出均為1，觸發(fā)器保持0狀態(tài)不變。若原來處于1狀態(tài)，則控制門G3輸出為0，門G4的輸出均為1。即觸發(fā)器狀態(tài)置成0。即輸入JK=01時(shí)，觸發(fā)器次態(tài)一定為0狀態(tài)。③當(dāng)輸入J=1，K=0時(shí)，若原來處于0狀態(tài)，則控制門G3輸出為1，門G4輸出為0，觸發(fā)器狀態(tài)置成1；若原來處于1狀態(tài)，則門G3和門G4輸出均為1，觸發(fā)器保持1狀態(tài)不變。即輸入JK=10時(shí)，觸發(fā)器次態(tài)一定為1狀態(tài)。72④

當(dāng)輸入J=1，K=1時(shí)，若原來處于0狀態(tài)，則控制門G3輸出為1，門G4輸出為0，觸發(fā)器狀態(tài)置成1；若原來處于1狀態(tài)，則門G3輸出為0，門G4輸出為1，觸發(fā)器置成0狀態(tài)。即輸入JK=11時(shí)，觸發(fā)器次態(tài)與現(xiàn)態(tài)相反。J-K觸發(fā)器功能表JK

Qn+1功能說明00Q不變010置０101置１11Q翻轉(zhuǎn)JKFlip-Flop功能分析73從J-K觸發(fā)器的狀態(tài)表中可以看出R和S不會(huì)都等于0，就是說沒有約束條件。J-K觸發(fā)器狀態(tài)真值表JKQrsQn+1K+QJ+Q000110001111010110011010100101101111110101111010000111100001111001但上述觸發(fā)器僅為原理型的，它的"空翻"問題依舊存在。Qn+1=JQ+KQJKQJKFlip-Flop功能分析742、主從J-K觸發(fā)器原理J-K觸發(fā)器雖然沒有約束條件，J、K可以同時(shí)為1，但J、K同時(shí)為1時(shí)，可能會(huì)發(fā)生“空翻”，就是在一個(gè)時(shí)鐘脈沖期間，觸發(fā)器會(huì)連續(xù)多次的翻來翻去，使線路的工作不可靠。要進(jìn)一步的對(duì)原理J-K觸發(fā)器進(jìn)行改進(jìn)，要保證一個(gè)時(shí)鐘脈沖期間觸發(fā)器最多翻轉(zhuǎn)一次。75Master-SlaverJ-KFlip-Flop由兩個(gè)鐘控R-SFF組成從觸發(fā)器和主觸發(fā)器主觸發(fā)器的輸出是從觸發(fā)器的輸入，而從觸發(fā)器的輸出又反饋到主觸發(fā)器的輸入主、從兩個(gè)觸發(fā)器的時(shí)鐘脈沖是反相的圖中的RD和SD分別為直接置0端和直接置1端邏輯符號(hào)中時(shí)鐘端的小圓圈表示觸發(fā)器狀態(tài)的改變是在時(shí)鐘脈沖的后沿（下降沿）產(chǎn)生的。76當(dāng)時(shí)鐘脈沖未到來時(shí)，主觸發(fā)器被封鎖，從觸發(fā)器由主觸發(fā)器狀態(tài)決定，兩者狀態(tài)相同。當(dāng)時(shí)鐘脈沖到來時(shí)，在時(shí)鐘的前沿（上升沿）接收輸入信號(hào)并暫存到主觸發(fā)器中，此時(shí)從觸發(fā)器被封鎖，保持原狀態(tài)不變。在時(shí)鐘脈沖的后沿（下降沿），主觸發(fā)器狀態(tài)傳送到從觸發(fā)器，使從觸發(fā)器輸出（即整個(gè)觸發(fā)器輸出）變到新的狀態(tài)，而此時(shí)主觸發(fā)器本身被封鎖，不受輸入信號(hào)變化的影響。也就是說，該觸發(fā)器是“前沿采樣，后沿定局”。MSJKflip-flop原理分析77時(shí)鐘C=0，門7和門8被封鎖，主觸發(fā)器不能接收J(rèn)、K信號(hào)，主觸發(fā)器的狀態(tài)不變；C=1，門3和門4打開，從觸發(fā)器和主觸發(fā)器的狀態(tài)保持一致。時(shí)鐘C由0變1且C=1，門7和門8打開，主觸發(fā)器的狀態(tài)可隨J、K的值而變化，Qn+1=JQ+KQ。此時(shí)C=0，門3和門4被封鎖，因此從觸發(fā)器的狀態(tài)不變，還是原來的狀態(tài)，也就是說整個(gè)觸發(fā)器的狀態(tài)也還沒有變化，僅是主觸發(fā)器暫存了J、K的變化。這解決了"空翻"問題。SLJKFF工作原理78時(shí)鐘C由1變0，門7和門8被封鎖，主觸發(fā)器的狀態(tài)不再能變化。而門3門4打開，主觸發(fā)器的狀態(tài)送入從觸發(fā)器，從而完成了主從觸發(fā)器的一個(gè)轉(zhuǎn)換周期。主從J-K觸發(fā)器因其無約束，無空翻等優(yōu)點(diǎn)，使用方便，應(yīng)用廣泛。SLJKFF工作原理79如把J-K觸發(fā)器的J端和K端連接起來，并把連接在一起的輸入端用符號(hào)T表示，就構(gòu)成了T觸發(fā)器。因?yàn)镴-K觸發(fā)器的次態(tài)方程

Qn+1=JQ+KQ因此T觸發(fā)器的次態(tài)方程

Qn+1=TQ+TQ=T⊕Q4.2.4T觸發(fā)器T=0，Qn+1=QT=1，Qn+1=Q80T觸發(fā)器T觸發(fā)器功能表TQn+1功能說明0Q不變1Q翻轉(zhuǎn)T觸發(fā)器狀態(tài)表

TQ010011108111011000RSd10d010010ddd1001dd功能RSd11dd00d0110d11d各種功能觸發(fā)器的比較824.2.5不同類型時(shí)鐘控制觸發(fā)器的相互轉(zhuǎn)換實(shí)際中最常用的現(xiàn)成產(chǎn)品是J-K觸發(fā)器和D觸發(fā)器，因此主要討論如何把這兩種觸發(fā)器轉(zhuǎn)換成其它類型的觸發(fā)器。轉(zhuǎn)換方法：在原觸發(fā)器的輸入端加上一定的轉(zhuǎn)換邏輯電路，就可以構(gòu)成具有新的邏輯功能的觸發(fā)器，所以轉(zhuǎn)換的關(guān)鍵是求得轉(zhuǎn)換邏輯電路。83觸發(fā)器的邏輯功能多種描述方法直接觀察分析法、次態(tài)方程聯(lián)立法、功能表與激勵(lì)表聯(lián)立法等次態(tài)方程聯(lián)立法確定各觸發(fā)器之間的轉(zhuǎn)換邏輯電路。將原觸發(fā)器和新觸發(fā)器的次態(tài)方程聯(lián)系起來，找出原輸入信號(hào)與新輸入信號(hào)及現(xiàn)態(tài)之間的函數(shù)關(guān)系。4.2.5不同類型時(shí)鐘控制觸發(fā)器的相互轉(zhuǎn)換841、J-K觸發(fā)器轉(zhuǎn)換成D觸發(fā)器實(shí)現(xiàn)J-K觸發(fā)器到D觸發(fā)器的轉(zhuǎn)換，要求找出函數(shù)關(guān)系

J=f1（D，Q）K=f2（D，Q）已知J-K觸發(fā)器的次態(tài)方程為Qn+1=JQ+KQD觸發(fā)器的次態(tài)方程為Qn+1=D=DQ+DQ經(jīng)比較得J=DK=D

即J=DK=D852、J-K觸發(fā)器轉(zhuǎn)換成T觸發(fā)器實(shí)現(xiàn)J-K觸發(fā)器到T觸發(fā)器的轉(zhuǎn)換，要求找出函數(shù)關(guān)系

J=f1（T，Q）K=f2（T，Q）已知J-K觸發(fā)器的次態(tài)方程為Qn+1=JQ+KQT觸發(fā)器的次態(tài)方程為Qn+1=TQ+TQ經(jīng)比較得J=TK=T

即J=TK=T863、J-K觸發(fā)器轉(zhuǎn)換成R-S觸發(fā)器實(shí)現(xiàn)J-K觸發(fā)器到R-S觸發(fā)器的轉(zhuǎn)換，要求找出函數(shù)關(guān)系

J=f1（R，S，Q）K=f2（R，S，Q）已知J-K觸發(fā)器的次態(tài)方程為Qn+1=JQ+KQR-S觸發(fā)器的次態(tài)方程為Qn+1=S+RQ

約束條件為RS=0Qn+1=S+RQ=S(Q+Q)+RQ=SQ+SQ+RQ=SQ+RQ+SQ(R+R)=SQ+RQ+SRQ+SRQ（利用逆分配律）

=SQ+RQ+SRQ（利用約束條件RS=0）

=SQ+RQ

經(jīng)比較得J=SK=R

即J=SK=R874、D觸發(fā)器轉(zhuǎn)換成J-K觸發(fā)器將D觸發(fā)器轉(zhuǎn)換成J-K觸發(fā)器，要求確定的函數(shù)關(guān)系是

D=f（J，K,Q）已知D觸發(fā)器的次態(tài)方程為Qn+1=DJ-K觸發(fā)器的次態(tài)方程為Qn+1=JQ+KQ比較二者次態(tài)方程可得D=JQ+KQ885、D觸發(fā)器轉(zhuǎn)換成T觸發(fā)器將D觸發(fā)器轉(zhuǎn)換成T觸發(fā)器，要求確定的函數(shù)關(guān)系是

D=f（T，Q）已知D觸發(fā)器的次態(tài)方程為Qn+1=DT觸發(fā)器的次態(tài)方程為Qn+1=TQ+TQ比較兩次態(tài)方程可得D=TQ+TQ=T⊕Q896、D觸發(fā)器轉(zhuǎn)換成R-S觸發(fā)器將D觸發(fā)器轉(zhuǎn)換成R-S觸發(fā)器，要求確定的函數(shù)關(guān)系是

D=f（R，S，Q）已知D觸發(fā)器的次態(tài)方程為Qn+1=DR-S觸發(fā)器的次態(tài)方程為Qn+1=S+RQ比較兩次態(tài)方程可得D=S+RQ

90觸發(fā)器轉(zhuǎn)換表R-SJ-KDTR-SR=KQS=JQR=DS=DR=TQS=TQJ-KJ=SK=RJ=DK=DJ=TK=TDD=S+RQD=JQ+KQD=T⊕QTT=SQ+RQT=JQ+KQT=D⊕Q914.3同步時(shí)序邏輯電路分析時(shí)序邏輯電路分析，就是對(duì)一個(gè)給定的時(shí)序邏輯電路，研究在一系列輸入信號(hào)作用下，電路將會(huì)產(chǎn)生怎樣的輸出，進(jìn)而說明該電路的邏輯功能。同步時(shí)序邏輯電路的主要工作特點(diǎn)：隨著時(shí)間的推移和外部輸入的不斷變化，在時(shí)鐘脈沖作用下電路的狀態(tài)和輸出將發(fā)生相應(yīng)變化分析的關(guān)鍵是找出電路狀態(tài)和輸出隨輸入變化而變化的規(guī)律，以便確定其邏輯功能。分析同步時(shí)序電路有兩種常用的方法表格法代數(shù)法92表格法步驟表格分析法的一般步驟：根據(jù)給定的同步時(shí)序電路，寫出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式；列出電路次態(tài)真值表；根據(jù)輸入和現(xiàn)態(tài)在各種取值下的激勵(lì)函數(shù)值以及觸發(fā)器的功能表，確定電路的相應(yīng)次態(tài)。根據(jù)次態(tài)真值表和輸出函數(shù)表達(dá)式，作出給定電路的狀態(tài)表和狀態(tài)圖；擬定一典型輸入序列畫出時(shí)間圖，并用文字描述電路的邏輯功能。寫函數(shù)式、列真值表、做狀態(tài)圖、畫時(shí)間圖、述功能93代數(shù)分析法代數(shù)分析法的一般步驟：根據(jù)給定的同步時(shí)序邏輯電路，寫出輸出函數(shù)表達(dá)式和激勵(lì)函數(shù)表達(dá)式；

把激勵(lì)函數(shù)表達(dá)式代入觸發(fā)器的次態(tài)方程，導(dǎo)出電路的次態(tài)方程組；根據(jù)次態(tài)方程組和輸出函數(shù)表達(dá)式作出同步時(shí)序電路的狀態(tài)表，畫出狀態(tài)圖；擬定一典型輸入序列畫出時(shí)間圖，并用文字描述電路的邏輯功能。94邏輯電路圖輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式電路次態(tài)真值表電路次態(tài)方程組狀態(tài)表和狀態(tài)圖功能評(píng)述觸發(fā)器

功能表觸發(fā)器

次態(tài)方程12234表格法代數(shù)法兩種方法的分析過程示意圖如下95

例4.1分析如下時(shí)序邏輯電路功能。存儲(chǔ)電路是兩個(gè)J-K觸發(fā)器組合電路是一個(gè)異或門電路的輸入為x電路的狀態(tài)（即觸發(fā)器狀態(tài)）用y2、y1表示該電路的狀態(tài)變量就是電路的輸出，因此，它屬于Moore型電路的特例96①寫出輸出函數(shù)表達(dá)式和激勵(lì)函數(shù)表達(dá)式。該電路的輸出即為狀態(tài)，故只需寫出激勵(lì)函數(shù)表達(dá)式。由邏輯電路圖可知，各觸發(fā)器的激勵(lì)函數(shù)表達(dá)式為

J1=K1=1 J2=K2=x⊕y197②列出電路次態(tài)真值表首先，依次列出電路輸入和現(xiàn)態(tài)的所有取值組合；然后，根據(jù)激勵(lì)表達(dá)式，填寫出每一組輸入和現(xiàn)態(tài)取值下各激勵(lì)函數(shù)的相應(yīng)函數(shù)值；最后，根據(jù)表中的現(xiàn)態(tài)和激勵(lì)函數(shù)值以及相應(yīng)觸發(fā)器的功能表填出每一組輸入和現(xiàn)態(tài)取值下的次態(tài)。00111111001111111111001111110011J2K2J1K1激勵(lì)函數(shù)0001101100011011現(xiàn)態(tài)y2y100001111輸入xJ1=K1=1J2=K2=x⊕y1y2(n+1)0110110011000110次態(tài)y1(n+1)98③

作出狀態(tài)表和狀態(tài)圖輸入x現(xiàn)態(tài)y2y1激勵(lì)函數(shù)次態(tài)J2K2J1K1y2(n+1)

y1(n+1)

000011110001101100011011001111110011111111110011111100110110110011000110現(xiàn)態(tài)y2y1次態(tài)y2(n+1)

y1(n+1)

X=0X=100011011

011110001101001099④

用時(shí)間圖和文字描述電路的邏輯功能。由狀態(tài)圖可以看出給定的電路是一個(gè)2位二進(jìn)制可逆計(jì)數(shù)器。當(dāng)輸入x=0時(shí)，可逆計(jì)數(shù)器進(jìn)行加法(模4加法)計(jì)數(shù)，其計(jì)數(shù)時(shí)序?yàn)椋?/p>

00→01→10→11→00當(dāng)輸入x=1時(shí)，可逆計(jì)數(shù)器進(jìn)行減法(模4減法)計(jì)數(shù)，其計(jì)數(shù)時(shí)序?yàn)椋?/p>

00→11→10→01→00100時(shí)間圖反映了時(shí)序電路在某一給定初始狀態(tài)下典型輸入序列的響應(yīng)。這種描述雖然有其局限性，但由于能比較形象地說明時(shí)序電路的工作情況，并且可以和實(shí)驗(yàn)觀察的波形相比較，因此是一種較常用的描述時(shí)序電路特性的方式。作一個(gè)電路的時(shí)間圖步驟：先假設(shè)電路初始狀態(tài)，并擬定一典型輸入序列然后作出狀態(tài)和輸出響應(yīng)序列最后根據(jù)響應(yīng)序列畫出波形圖時(shí)間圖101設(shè)可逆計(jì)數(shù)器的初始狀態(tài)y2y1為00，輸入x的典型序列為11110000，根據(jù)狀態(tài)圖或狀態(tài)表可作出電路的狀態(tài)響應(yīng)序列，即CP：12345678x：y2：y1

：y2n+1：y1n+1：100

11111101

10011

01000

0001001100

10110

1100時(shí)間圖102根據(jù)狀態(tài)響應(yīng)序列，可以作出時(shí)間圖。由于現(xiàn)態(tài)和次態(tài)是針對(duì)具體時(shí)鐘脈沖的作用而言的，前一時(shí)鐘脈沖的次態(tài)即為后一個(gè)時(shí)鐘脈沖的現(xiàn)態(tài)，所以時(shí)間圖中可以將現(xiàn)態(tài)和次態(tài)(現(xiàn)態(tài)之后)共用一個(gè)波形表示。時(shí)間圖103

例4.2分析如下時(shí)序邏輯電路功能。該電路的存儲(chǔ)電路由兩個(gè)D觸發(fā)器構(gòu)成。組合電路包括一個(gè)與門和一個(gè)或非門。電路有一個(gè)輸入X和一個(gè)輸出Z。輸出Z和輸入X及電路狀態(tài)均有直接聯(lián)系，因此屬于Mealy型。104D2=x+y2+y1=x·y2·y1D1=xZ=x·y2·y1①

寫出輸出函數(shù)表達(dá)式和激勵(lì)函數(shù)表達(dá)式。105②

作出次態(tài)轉(zhuǎn)移真值表D2=x+y2+y1=x·y2·y1D1=x0010000001010101D2D1激勵(lì)函數(shù)0001101100011011現(xiàn)態(tài)y2y100001111輸入xy2(n+1)0010000001010101次態(tài)y1(n+1)106③

作出狀態(tài)表和狀態(tài)圖現(xiàn)態(tài)y2y1次態(tài)y2(n+1)

y1(n+1)/ZX=0X=100011110

00／010／000／000／0

01／001／001／001／1輸入x現(xiàn)態(tài)y2y1激勵(lì)變量D2D1次態(tài)y2(n+1)

y1(n+1)

00001111000110110001101100100000010101010010000001010101Z=x·y2·y1107④

作出時(shí)間圖，并說明電路的邏輯功能。設(shè)電路初態(tài)為“00”，輸入x為脈沖信號(hào)，其輸入序列為010110100。根據(jù)狀態(tài)圖可作出電路的狀態(tài)響應(yīng)序列和輸出響應(yīng)序列如下：

CP： 123456789x： 010110100y2： 000100101y1： 001011010y2(n+1)：001001010y1(n+1)：010110100Z： 000100100108根據(jù)狀態(tài)、輸出對(duì)輸入的響應(yīng)序列作出相應(yīng)時(shí)間圖。由時(shí)間圖可以看出，一旦輸入x出現(xiàn)信號(hào)“101”，輸出Z便產(chǎn)生一個(gè)相應(yīng)的1，在其他情況下輸出Z為0。因此，該時(shí)序電路是一個(gè)“101”序列檢測(cè)器。109例4-3利用代數(shù)分析法分析如下所示時(shí)序邏輯電路功能。該電路的存儲(chǔ)電路為J-K觸發(fā)器組合電路由或非門、與門和異或門電路構(gòu)成電路有兩個(gè)輸入端x1和x2，一個(gè)輸出端Z輸出Z與輸入和狀態(tài)有直接關(guān)系，屬于Mealy型電路110①

寫出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式。由邏輯電路圖可知，該觸發(fā)器的輸出函數(shù)和激勵(lì)函數(shù)的表達(dá)式為Z=x1⊕x2⊕yJ=x1·x2K=x1+x2111②

把激勵(lì)函數(shù)表達(dá)式代入觸發(fā)器的次態(tài)方程，得到電路的次態(tài)方程組。該電路的存儲(chǔ)電路只有一個(gè)觸發(fā)器，因此電路只有一個(gè)次態(tài)方程。根據(jù)J-K觸發(fā)器的次態(tài)方程和電路的激勵(lì)函數(shù)表達(dá)式，可導(dǎo)出電路的次態(tài)方程如下：

yn+1=J·y+K·y=x1·x2·y+（x1+x2）·y=x1x2y+x1y+x2y=x1x2+x1y+x2yJ=x1·x2

K=x1+x2112現(xiàn)態(tài)y次態(tài)/輸出（y（n+1）/Z）X1X2=00X1X2=01X1X2=11X1X2=1001

③根據(jù)次態(tài)方程和輸出函數(shù)表達(dá)式作出狀態(tài)表和狀態(tài)圖。通過將輸入x1、x2和現(xiàn)態(tài)y的所有取值組合代入次態(tài)方程和輸出函數(shù)表達(dá)式，計(jì)算出相應(yīng)的次態(tài)和輸出，然后作出該電路的狀態(tài)表和狀態(tài)圖。0／00／11／00／10／11／01／11／0Z=x1⊕x2⊕y

yn+1=x1x2+x1y+x2y113時(shí)鐘節(jié)拍：12345678輸入x1

：00110110輸入x2

：01011100狀態(tài)y：00001111輸出Z：01100101次態(tài)輸出④畫出時(shí)間圖，并說明電路的邏輯功能。設(shè)初態(tài)為“0”，輸入x1為00110110，輸入x2為01011100，可作出電路的輸出狀態(tài)響應(yīng)序列如下。114根據(jù)狀態(tài)響應(yīng)序列可作出時(shí)間圖115由時(shí)間圖中的0、1符號(hào)可以看出，該電路實(shí)現(xiàn)了串行加法器的功能。其中x1為被加數(shù)，x2為加數(shù)，它們按照先低位后高位的順序串行地加到相應(yīng)的輸入端。每位加產(chǎn)生的進(jìn)位由觸發(fā)器保存下來參加下一位相加，輸出Z為和數(shù)，也是從低位到高位串行地輸出的。上面的時(shí)間圖表示了兩個(gè)二進(jìn)制數(shù)x1=01101100，x2=00111010相加得到和數(shù)Z=10100110的過程。其中，狀態(tài)y=11110000正好是由低位到高位產(chǎn)生的進(jìn)位信號(hào)。時(shí)鐘節(jié)拍：87654321x1（被加數(shù)）：01101100x2（加數(shù)）：00111010y（進(jìn)位）：11110000Z（和數(shù)）：10100110116

例4-4利用代數(shù)分析法分析如下同步時(shí)序邏輯電路。x117該電路的存儲(chǔ)電路為三個(gè)T觸發(fā)器組成組合電路由五個(gè)異或門電路構(gòu)成電路有一個(gè)輸入端x，一個(gè)輸出端Z輸出Z與輸入沒有直接關(guān)系，屬于Moore型電路x118①寫出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式

Z=y2⊕y1⊕y0T2=y2⊕y1T1=y1⊕y0T0=y0⊕x②寫出電路的次態(tài)方程組

y1n+1=y1⊕T1=y1⊕y1⊕y0=y0y0n+1=y0⊕T0=y0⊕y0⊕x=xy2n+1=y2⊕T2=y2⊕y2⊕y1=y1x119③作出電路的狀態(tài)表現(xiàn)態(tài)次態(tài)y2n+1y1n+1y0n+1輸出y2y1y0x=0x=1Z00000000100010100111010100101101111011101000000011101010011011010010101111101111120④作出電路的狀態(tài)圖121⑤電路功能描述由狀態(tài)表和狀態(tài)圖可知，該電路是一個(gè)3位串行輸入移位寄存器。輸入x與寄存器低位相連，在時(shí)鐘脈沖作用下，寄存器的內(nèi)容從低往高左移一位，輸入端x的信號(hào)置入寄存器的最低位。輸出Z用來指示所寄存的3位數(shù)據(jù)中含“1”的個(gè)數(shù)，當(dāng)含有奇數(shù)個(gè)“1”時(shí)，輸出為1，否則輸出為0。1224.4同步時(shí)序邏輯電路的設(shè)計(jì)同步時(shí)序邏輯電路的設(shè)計(jì)又稱為同步時(shí)序邏輯電路的綜合。實(shí)際上設(shè)計(jì)的過程就是分析的逆過程，也就是根據(jù)特定的邏輯要求，設(shè)計(jì)出能實(shí)現(xiàn)其邏輯功能的時(shí)序邏輯電路。本節(jié)討論的設(shè)計(jì)方法是一種基于小規(guī)模集成電路的經(jīng)典方法，設(shè)計(jì)追求的目標(biāo)是使用盡可能少的觸發(fā)器和邏輯門實(shí)現(xiàn)給定的邏輯要求。123同步時(shí)序電路設(shè)計(jì)的一般步驟如下形成原始狀態(tài)圖和原始狀態(tài)表根據(jù)對(duì)時(shí)序電路的一般文字描述說明電路的輸入、輸出及狀態(tài)的關(guān)系，進(jìn)而形成原始狀態(tài)圖和狀態(tài)表。狀態(tài)化簡(jiǎn)對(duì)原始狀態(tài)表進(jìn)行狀態(tài)化簡(jiǎn)，消去多余的狀態(tài)，求得最小化狀態(tài)表。狀態(tài)編碼把狀態(tài)表中用字母或數(shù)字標(biāo)注的每個(gè)狀態(tài)用二進(jìn)制代碼表示確定激勵(lì)函數(shù)和輸出函數(shù)表達(dá)式根據(jù)選定的觸發(fā)器類型，列出激勵(lì)函數(shù)表，并求出激勵(lì)函數(shù)和輸出函數(shù)的最簡(jiǎn)表達(dá)式。畫出邏輯電路圖124以上步驟是就一般設(shè)計(jì)問題而言的。實(shí)際中設(shè)計(jì)者可以根據(jù)具體問題靈活掌握。例如，有的問題中對(duì)電路的狀態(tài)數(shù)目和狀態(tài)編碼均已給定，因此可省去狀態(tài)化簡(jiǎn)和狀態(tài)編碼兩個(gè)步驟。又如，有的設(shè)計(jì)方案中包含冗余狀態(tài)，這時(shí)必須對(duì)這些狀態(tài)的處理方法加以討論，以確保電路邏輯功能的可靠實(shí)現(xiàn)等。總之在實(shí)際設(shè)計(jì)過程中不必拘泥于固定的步驟。同步時(shí)序電路設(shè)計(jì)的一般步驟如下125同步時(shí)序邏輯電路設(shè)計(jì)步驟1264.4.1建立原始狀態(tài)圖和原始狀態(tài)表狀態(tài)圖和狀態(tài)表能夠直觀、清晰、形象地反映同步時(shí)序電路的邏輯特性。所以，同步時(shí)序電路設(shè)計(jì)的第一步是建立描述設(shè)計(jì)要求的狀態(tài)圖和狀態(tài)表。通常將根據(jù)問題的文字描述直接建立起來的狀態(tài)圖稱為原始狀態(tài)圖，相應(yīng)的狀態(tài)表稱為原始狀態(tài)表。它們是對(duì)設(shè)計(jì)要求的最原始的抽象，是構(gòu)造相應(yīng)電路的依據(jù)。如果原始狀態(tài)圖不能正確地反映設(shè)計(jì)要求，則依此設(shè)計(jì)出來的電路必然是錯(cuò)誤的。127建立正確的原始狀態(tài)圖和狀態(tài)表是同步時(shí)序電路設(shè)計(jì)中最關(guān)鍵的一步。狀態(tài)選擇能多不少，轉(zhuǎn)移條件方向不能錯(cuò)。原始狀態(tài)圖的形成是建立在對(duì)設(shè)計(jì)要求充分理解的基礎(chǔ)之上的，設(shè)計(jì)者必須對(duì)給定的問題進(jìn)行認(rèn)真、全面地分析，弄清楚電路輸出和輸入的關(guān)系以及狀態(tài)的轉(zhuǎn)換關(guān)系。盡管建立原始狀態(tài)圖沒有統(tǒng)一的方法，但一般應(yīng)考慮如下幾個(gè)方面。4.4.1建立原始狀態(tài)圖和原始狀態(tài)表128建立原始狀態(tài)圖和原始狀態(tài)表步驟確定電路模型同步時(shí)序電路有Mealy型和Moore型兩種模型，具體將電路設(shè)計(jì)成哪種模型，有的由設(shè)計(jì)要求規(guī)定，有的可由設(shè)計(jì)者選擇。不同模型對(duì)應(yīng)的電路結(jié)構(gòu)不同，設(shè)計(jì)時(shí)應(yīng)根據(jù)問題中的信號(hào)形式、電路所需器件的多少等綜合考慮。設(shè)立初始狀態(tài)時(shí)序邏輯電路在輸入信號(hào)開始作用之前的狀態(tài)稱為初始狀態(tài)。同一個(gè)電路用不同狀態(tài)作為初始狀態(tài)時(shí)，對(duì)相同輸入序列所產(chǎn)生的狀態(tài)響應(yīng)序列和輸出響應(yīng)序列一般是不相同的。因此，在建立原始狀態(tài)圖時(shí)，應(yīng)首先設(shè)立初始狀態(tài)，然后從初始狀態(tài)出發(fā)考慮在各種輸入作用下的狀態(tài)轉(zhuǎn)移和輸出響應(yīng)。129根據(jù)需要記憶的信息增加新的狀態(tài)同步時(shí)序電路中狀態(tài)數(shù)目的多少取決于需要記憶和區(qū)分的信息量。在建立原始狀態(tài)圖時(shí)，切忌盲目地設(shè)立各種狀態(tài)，而應(yīng)該根據(jù)問題中要求記憶和區(qū)分的信息去考慮設(shè)立每一個(gè)狀態(tài)。一般來說，若在某個(gè)狀態(tài)下出現(xiàn)的輸入信號(hào)能用已有狀態(tài)表示，則應(yīng)轉(zhuǎn)向已有狀態(tài)。僅當(dāng)某個(gè)狀態(tài)下出現(xiàn)的輸入信號(hào)不能用已有狀態(tài)表示時(shí)，才轉(zhuǎn)向新的狀態(tài)。這樣，從初始狀態(tài)出發(fā)，逐個(gè)增加和完善，直到每個(gè)狀態(tài)下各種輸入取值均已考慮而沒有新的狀態(tài)出現(xiàn)為止。建立原始狀態(tài)圖和原始狀態(tài)表步驟130確定各時(shí)刻電路的輸出時(shí)序邏輯電路的功能是通過輸出對(duì)輸入的響應(yīng)來體現(xiàn)的。因此，在建立原始狀態(tài)圖時(shí)，必須確定各時(shí)刻的輸出值。在Moore型電路中，應(yīng)指明每種狀態(tài)下對(duì)應(yīng)的輸出；在Mealy型電路中則應(yīng)指明從每一個(gè)狀態(tài)出發(fā)，在不同輸入作用下的輸出值。建立原始狀態(tài)圖和原始狀態(tài)表步驟131在描述邏輯問題的原始狀態(tài)圖和原始狀態(tài)表中，狀態(tài)數(shù)目不一定能達(dá)到最少，這一點(diǎn)無關(guān)緊要，因可對(duì)它再進(jìn)行狀態(tài)化簡(jiǎn)。設(shè)計(jì)者應(yīng)把清晰、正確地描述設(shè)計(jì)要求放在第一位。其次，由于在開始時(shí)不知道描述一個(gè)給定的邏輯問題需多少狀態(tài)，故在原始狀態(tài)圖和狀態(tài)表中一般用字母或數(shù)字表示狀態(tài)。4.4.1建立原始狀態(tài)圖和原始狀態(tài)表132一般經(jīng)驗(yàn)法：對(duì)于不太復(fù)雜的邏輯電路設(shè)計(jì)，狀態(tài)之間的轉(zhuǎn)換關(guān)系比較清楚，可直接進(jìn)行狀態(tài)指定，并畫出狀態(tài)圖。根據(jù)文字描述的設(shè)計(jì)要求，先假設(shè)一個(gè)初始狀態(tài)，從初始狀態(tài)開始，每加入一種新輸入就確定一個(gè)新狀態(tài)，這個(gè)過程一直到每個(gè)現(xiàn)態(tài)向其次態(tài)的轉(zhuǎn)換都已考慮，并且不再增加新狀態(tài)為止。4.4.1建立原始狀態(tài)圖和原始狀態(tài)表133例1

試畫出模5加1、加2計(jì)數(shù)器的狀態(tài)圖，輸入x=0時(shí)，進(jìn)行加1計(jì)數(shù)；x=1時(shí)，進(jìn)行加2計(jì)數(shù)。分析：計(jì)數(shù)器是循環(huán)計(jì)數(shù)的，模5計(jì)數(shù)器相應(yīng)有5個(gè)獨(dú)立狀態(tài)，用s0~s4表示十進(jìn)制的0~4。s0s1s2s3s4000001建立原始狀態(tài)表舉例S次態(tài)x=0x=1s0s1s2s1s2s3s2s3s4s3s4s0s4s0s1134例2

假設(shè)有一個(gè)3位二進(jìn)制加減法計(jì)數(shù)器，或稱模8計(jì)數(shù)器，當(dāng)x輸入為0時(shí)，實(shí)現(xiàn)減1（模8減）計(jì)數(shù)，當(dāng)x=1時(shí)，實(shí)現(xiàn)加1（模8加）計(jì)數(shù)，試做出該電路的Moore型原始狀態(tài)圖和原始狀態(tài)表。ABCDEFGH0000000011111111建立原始狀態(tài)表舉例135建立原始狀態(tài)表舉例例3

某序列檢測(cè)器有一個(gè)輸入端x和一個(gè)輸出端Z。輸入端x輸入一串隨機(jī)的二進(jìn)制代碼，當(dāng)輸入序列中出現(xiàn)“011”時(shí)，輸出Z產(chǎn)生一個(gè)1輸出，否則Z輸出0。典型輸入、輸出序列如下。輸入x：101011100110

輸出Z：000001000010

試作出該序列檢測(cè)器的原始狀態(tài)圖和原始狀態(tài)表。136解：假定用Mealy型同步時(shí)序邏輯電路實(shí)現(xiàn)該序列檢測(cè)器的邏輯功能，則原始狀態(tài)圖的建立過程如下。設(shè)電路的初始狀態(tài)為A當(dāng)處在初始狀態(tài)下電路輸入為0時(shí)，輸出Z為0，由于輸入0是序列“011”中的第一個(gè)信號(hào)，所以應(yīng)該用一個(gè)狀態(tài)將它記住，假定用狀態(tài)B記住收到了第一個(gè)0，則在狀態(tài)A輸入0時(shí)應(yīng)轉(zhuǎn)向狀態(tài)B當(dāng)處在初始狀態(tài)A電路輸入為1時(shí)，輸出Z為0，由于輸入1不是序列“011”的第一個(gè)信號(hào)，故不需要記住，可令其停留在狀態(tài)A該轉(zhuǎn)換關(guān)系如圖所示137當(dāng)電路處于狀態(tài)B時(shí)若輸入x為0，則它不是序列“011”的第二個(gè)信號(hào)，但仍可作為序列中的第一個(gè)信號(hào)，故可令電路輸出為0，停留在狀態(tài)B若輸入x為1，則意味著收到了序列“011”的前面兩位01，可用一個(gè)新的狀態(tài)C將它記住，故此時(shí)電路輸出為0，轉(zhuǎn)向狀態(tài)C部分狀態(tài)圖如圖所示138當(dāng)電路處于狀態(tài)C時(shí)若輸入x為0，則收到的連續(xù)3位代碼為010，不是關(guān)心的序列011，但此時(shí)輸入的0依然可以作為序列的第一個(gè)信號(hào)，故此時(shí)應(yīng)輸出0，轉(zhuǎn)向狀態(tài)B若輸入x為1，則表示收到了序列“011”，可用一個(gè)新的狀態(tài)D記住，此時(shí)應(yīng)輸出1，轉(zhuǎn)向狀態(tài)D部分狀態(tài)圖如圖所示139當(dāng)電路處于狀態(tài)D時(shí)若輸入x為0，則應(yīng)輸出0，轉(zhuǎn)向狀態(tài)B若輸入x為1，則應(yīng)輸出0，轉(zhuǎn)向狀態(tài)A至此，得到了該序列檢測(cè)器完整的Mealy型原始狀態(tài)圖，如圖所示

輸入狀態(tài)X=0X=1AB/0A/0BB/0C/0CB/0D/1DB/0A/0140從上述建立原始狀態(tài)圖的過程可知，實(shí)現(xiàn)一個(gè)序列檢測(cè)器的功能所需要的狀態(tài)數(shù)與要識(shí)別的序列長(zhǎng)度相關(guān)，序列越長(zhǎng)，需要記憶的代碼位數(shù)越多，狀態(tài)數(shù)也就越多。實(shí)際上在建立序列檢測(cè)器的原始狀態(tài)圖時(shí)，可以先根據(jù)序列中要記憶的信息設(shè)立好每一個(gè)狀態(tài)，并建立起當(dāng)輸入信號(hào)正好按指定序列變化時(shí)各狀態(tài)的相互關(guān)系；然后再確定每個(gè)狀態(tài)下輸入出現(xiàn)不同取值時(shí)的輸出和狀態(tài)轉(zhuǎn)移方向，即可得到一個(gè)完整的狀態(tài)圖。141一般序列檢測(cè)器的原始狀態(tài)圖的建立方法注意：要檢測(cè)的有效碼長(zhǎng)度如果有效序列長(zhǎng)度為n，則設(shè)n個(gè)狀態(tài)。若有效序列第一位為0，設(shè)初始狀態(tài)為1，否則設(shè)為0。有效序列是否可重疊是從高位還是從低位檢測(cè)輸出情況寫出有效序列的各種可能的輸入輸出情況，在每個(gè)輸入輸出后面設(shè)一個(gè)狀態(tài)，再用箭頭表明每個(gè)狀態(tài)在不同輸入時(shí)的次態(tài)即可。一般來說，此方法得到的原始狀態(tài)圖即為最簡(jiǎn)142例4

設(shè)計(jì)一個(gè)脈沖序列檢測(cè)器“1010”。分析：假設(shè)輸入序列為x=001010100001101011要檢測(cè)的有效序列為4位，假定從高位開始檢測(cè)，狀態(tài)應(yīng)設(shè)為4個(gè)狀態(tài)。有效序列第一個(gè)數(shù)碼為1，設(shè)初態(tài)A為0，既輸入為0，輸出為0，電路保持A狀態(tài)。輸入第一個(gè)1到B狀態(tài)，由B狀態(tài)輸入0到C狀態(tài)，處于C狀態(tài)輸入1到D狀態(tài)。若可重疊，電路處于D狀態(tài)，輸入1，則回到B狀態(tài)，輸入0就回到C狀態(tài)且輸出為1若不重疊，電路處于D狀態(tài)，輸入1，則回到B狀態(tài)，輸入0回到A狀態(tài)且輸出為1。143ABCDABCD0/01/01/01/01/00/00/00/10/01/01/01/00/00/01/00/1可重疊序列檢測(cè)器原始狀態(tài)圖不可重疊序列檢測(cè)器原始狀態(tài)圖144上述各例所建立的原始狀態(tài)圖和原始狀態(tài)表中，對(duì)于所設(shè)立的每一個(gè)狀態(tài)，在不同輸入取值下都有確定的次態(tài)和輸出，通常將這類狀態(tài)圖和狀態(tài)表稱為完全確定狀態(tài)圖和狀態(tài)表，由它們所描述的電路稱為完全確定電路。實(shí)際應(yīng)用中，根據(jù)某些設(shè)計(jì)要求建立的原始狀態(tài)圖和原始狀態(tài)表中往往存在不確定的次態(tài)或輸出，即存在某些狀態(tài)，它們?cè)谀承┹斎肴≈迪碌拇螒B(tài)或輸出是隨意的。這種狀態(tài)圖和狀態(tài)表被稱為不完全確定狀態(tài)圖和狀態(tài)表，所描述的電路稱為不完全確定電路。4.4.1建立原始狀態(tài)圖和原始狀態(tài)表145建立原始狀態(tài)表舉例例5

設(shè)計(jì)一個(gè)用于引爆控制的同步時(shí)序電路，該電路有一個(gè)輸入端x和一個(gè)輸出端Z。平時(shí)輸入x始終為0，一旦需要引爆，則從x連續(xù)輸入4個(gè)1信號(hào)（不被0間斷），電路收到第四個(gè)1后在輸出端Z產(chǎn)生一個(gè)1信號(hào)點(diǎn)火引爆，該電路連同引爆裝置一起被炸毀。試建立該電路的Mealy型狀態(tài)圖和狀態(tài)表。146解：電路實(shí)際上是一個(gè)用于特殊場(chǎng)所的“1111”序列檢測(cè)器。它與一般序列檢測(cè)器有兩點(diǎn)不同：一是輸入帶有約束條件，即一旦輸入出現(xiàn)1，則一定是不被0間斷的連續(xù)4個(gè)1；二是收到4個(gè)1后產(chǎn)生的引爆信號(hào)，同時(shí)使電路毀，故此時(shí)不再存在次態(tài)問題。設(shè)狀態(tài)A表示電路初始狀態(tài)，狀態(tài)B表示收到了第一個(gè)1輸入，狀態(tài)C表示收到了連續(xù)2個(gè)1輸入，狀態(tài)D表示收到了連續(xù)3個(gè)1輸入。147根據(jù)題意：

A狀態(tài)下，輸入x為1時(shí)，輸出為0轉(zhuǎn)向狀態(tài)B；

B狀態(tài)下，輸入x為1時(shí)，輸出為0轉(zhuǎn)向狀態(tài)C；

C狀態(tài)下，輸入