集成電路的版圖設計專題

設計規(guī)則的表示方法（p.330）

以為單位也叫做“規(guī)整格式”：把大多數(shù)尺寸（覆蓋，出頭等等）約定為的倍數(shù)與工藝線所具有的工藝分辨率有關，線寬偏離理想特征尺寸的上限以及掩膜版之間的最大套準偏差，一般等于柵長度的一半。優(yōu)點：版圖設計獨立于工藝和實際尺寸

以微米為單位也叫做“自由格式”：每個尺寸之間沒有必然的比例關系，提高每一尺寸的合理度；簡化度不高。目前一般雙極集成電路的研制和生產(chǎn)，通常采用這類設計規(guī)則。在這類規(guī)則中，每個被規(guī)定的尺寸之間，沒有必然的比例關系。這種方法的好處是各尺寸可相對獨立地選擇，可以把每個尺寸定得更合理，所以電路性能好，芯片尺寸小。缺點是對于一個設計級別，就要有一整套數(shù)字，而不能按比例放大、縮小。1

1.設計規(guī)則或規(guī)整格式設計規(guī)則

70年代末，Meed和Conway倡導以無量綱的“”為單位表示所有的幾何尺寸限制，把大多數(shù)尺寸（覆蓋，出頭等等）約定為的倍數(shù)。通常取柵長度L的一半，又稱等比例設計規(guī)則。由于其規(guī)則簡單，主要適合于芯片設計新手使用，或不要求芯片面積最小，電路特性最佳的應用場合。在這類規(guī)則中，把絕大多數(shù)尺寸規(guī)定為某一特征尺寸“”的某個倍數(shù)。與工藝線所具有的工藝分辨率有關，線寬偏離理想特征尺寸的上限以及掩膜版之間的最大套準偏差。優(yōu)點：版圖設計獨立于工藝和實際尺寸。2

⑴寬度及間距：關于間距：

diff：兩個擴散區(qū)之間的間距不僅取決于工藝上幾何圖形的分辨率，還取決于所形成的器件的物理參數(shù)。如果兩個擴散區(qū)靠得太近，在工作時可能會連通，產(chǎn)生不希望出現(xiàn)的電流。3

poly-Si：取決于工藝上幾何圖形的分辨率。

Al:鋁生長在最不平坦的二氧化硅上，因此，鋁的寬度和間距都要大些，以免短路或斷鋁。

diff-poly：無關多晶硅與擴散區(qū)不能相互重疊，否則將產(chǎn)生寄生電容或寄生晶體管。4

⑵接觸孔：孔的大?。?2diff、poly的包孔：1孔間距：1

說明：接觸孔的作用是將各種類型的半導體與金屬引線進行連接，這些半導體材料包括N型硅、P型硅、多晶硅等。

由于工藝的限制，一般不做細長的接觸孔，而是分成若干個小的接觸孔來實現(xiàn)大面積的接觸。5

⑶晶體管規(guī)則：多晶硅與擴散區(qū)最小間距：。柵出頭：2，否則會出現(xiàn)S、D短路的現(xiàn)象。擴散區(qū)出頭：2，以保證S或D有一定的面積。6

⑷P阱規(guī)則：說明：制作p阱的目的是在N型硅襯底上形成一塊P型襯底區(qū)域，在一個設計中根據(jù)需要可能設計若干個p阱區(qū)。

A1=4：最小P阱寬度A2=2/6：P阱間距，

A2=2

當兩個P阱同電位

A2=6當兩個P阱異電位時，A3=3：P阱邊沿與內(nèi)部薄氧化區(qū)（有源區(qū)）的間距A4=5：P阱邊沿與外部薄氧化區(qū)（有源區(qū)）的間距A5=8：P管薄氧化區(qū)與N管薄氧化區(qū)的間距7版圖設計圖例8MOS集成電路的版圖設計規(guī)則基本的設計規(guī)則圖解

9101112131415p.33316171819202122MK12324252627

2.微米設計規(guī)則，又稱自由格式規(guī)則

——80年代中期，為適應VLSIMOS電路制造工藝，發(fā)展了以微米為單位的絕對值表示的版圖規(guī)則。針對一些細節(jié)進行具體設計，靈活性大，對電路性能的提高帶來很大方便。適用于有經(jīng)驗的設計師以及力求挖掘工藝潛能的場合。目前一般的MOSIC研制和生產(chǎn)中，基本上采用這類規(guī)則。其中每個被規(guī)定的尺寸之間沒有必然的比例關系。顯然，在這種方法所規(guī)定的規(guī)則中，對于一個設計級別，就要有一整套數(shù)字，因而顯得煩瑣。但由于各尺寸可相對獨立地選擇，所以可把尺寸定得合理。

28圖1.1029303132333435363738394041雙極型IC版圖設計的一般規(guī)則版圖設計總的原則是既要充分利用硅片面積，又要在工藝條件允許的限度內(nèi)盡可能提高成品率．版圖面積(包括壓焊點在內(nèi))盡可能小而接近方形，以減少每個電路實際占有面積；生產(chǎn)實踐表明，當芯片面積降低10%，則每個大圓片上的管芯成品率可以提高15％~25%。下面討論版圖設計時所應遵循的一般原則。42

①隔離區(qū)的數(shù)目盡可能少

pn結(jié)隔離的隔離框面積約為管芯面積的三分之一，隔離區(qū)數(shù)目少，有利于減小芯片面積。集電極電位相同的晶體管，可以放在同一隔離區(qū)。二極管按晶體管原則處理。全部電阻可以放在同一隔離區(qū)內(nèi)，但隔離區(qū)不宜太大，否則會造成漏電大，耐壓低。為了走線方便，電阻也可以分別放在幾個隔離區(qū)內(nèi)。各壓焊塊(地壓焊塊除外)都故在隔離區(qū)內(nèi)，以防止壓焊時壓穿SiO2，造成與襯底短路，管芯外圍也要進行大面積隔離擴散，以減少輸入端箝位二極管的串聯(lián)電阻。43隔離區(qū)的劃分44

②注意防止各種寄生效應隔離槽要接電路最負電位，電阻島的外延層接最高電位。這是保證pn隔離效果的必要條件，使pn隔離區(qū)結(jié)始終處于反偏置狀態(tài)。輸入與輸出端應盡可能遠離，以防止發(fā)生不應有的影響。電阻等發(fā)熱元件要故在芯片中央。使芯片溫度分布均勻。45設計鋁條時，希望鋁條盡量短而寬。鋁條本身也要引入串連電阻，因此也需計算鋁條引入的串聯(lián)電阻對線路的影響。鋁條不能相交，在不可避免的交叉線時，可讓一條或幾條鋁條通過多發(fā)射極管的發(fā)射極區(qū)間距或發(fā)射區(qū)與基區(qū)間距，也可從電阻上穿過，但不應跨過三次氧化層。必須采用“磷橋”穿接時，要計算“磷橋”引入的附加電阻對電路特性的影響。一般不允許“磷橋”加在地線上。但是在設計IC時應盡可能避免使用擴散條穿接方式，因為擴散條不僅帶來附加電阻和寄生電容，同時還占據(jù)一定面積。③設計鋁條時的注意事項46在LSI中，當一層布線無法保證實現(xiàn)元件之間的必要聯(lián)接時，普遍使用多層布線，如圖所示。鋁條壓焊點電極要有合理分布，應符合引出腳排列。47

④保證元件的對稱性參數(shù)要求相互一致的元件，應放在鄰近的區(qū)域。幾何結(jié)構(gòu)盡可能對稱，不能只考慮走線方便而破壞對稱性。

⑤接地孔盡可能開大些凡需接地的發(fā)射極、電阻等，不能只靠在隔離槽上開的接觸孔接地，要盡可能讓地線直接通過該處。接地線盡可能地沿隔離槽走線。接電源的引線應短而寬，接Vcc的電源孔應盡可能開大些。集電極等擴磷孔應比其它接觸孔大。48

⑥鋁條適當蓋住接觸孔(一般每邊復蓋2μm)，在位置空的地方可多復蓋一些，走線太緊時，也可只復蓋一邊。

⑦為了減小版面同時又使走線方便、布局合理，各電阻的形狀可以靈活多樣，小電阻可用隱埋電阻。各管電極位置可以平放或立放。

⑧凡是可能，所設計的電路應留有適當?shù)倪^載能力，并避免使用易損壞的元件。

⑨壓焊塊的數(shù)目以及排列順序應該與外殼引出腳排列相符合，電極分布應均勻。49

⑩確定光刻的基本尺寸。根據(jù)工藝水平和光刻精度定出圖形及各個擴散間距的最小尺寸，其中最關鍵的是發(fā)射極接觸孔的尺寸和套刻間距。集成晶體管是由一系列相互套合的圖形所組成，其中最小的圖形是發(fā)射極接觸孔的寬度，所以往往選用設計規(guī)則中的最小圖形尺寸作為發(fā)射接觸孔。其它圖形都是在此基礎上考慮圖形間的最小間距面進行逐步套合、放大。最小圖形尺寸受到掩膜對中容差，在擴散過程中的橫向擴散、耗盡層擴展等多種因素的限制。50如果最小圖形尺寸取得過小，則會使成品率下降。如取得過大，則會使芯片面積增大，使電路性能和成本都受到影響。所以選取最小圖形尺寸應切實根據(jù)生產(chǎn)上具體光刻、制版設備的精度，操作人員的熟練程度以及具體工藝條件來確定。在一定的工藝水平下，版圖上光刻基本尺寸放得越寬，則版圖面積越大，瞬態(tài)特性因寄生電容大而受到影響。如尺寸扣得越緊，則為光刻套刻帶來困難，光刻質(zhì)量越難保證。這兩種情況都會影響成品率。通常是在保證電路性能的前提下適當放寬尺寸。51對于雙極型集成電路，是以引線孔為基準，尺寸規(guī)定如下(詳細見圖1.7.1)：

①引線孔的最小尺寸為2×2。

②金屬條的最小寬度為2

，擴散區(qū)(包括基區(qū)、發(fā)射區(qū)和集電區(qū))的最小寬度為2

，

P+隔離框的最小寬度為2

．

③擴散區(qū)對引線孔各邊留有的富裕量大于或等于1

，埋層對基區(qū)各邊應留有的富裕量大于或等于1

。

④除N+埋層與P+隔離槽間的最小間距應為4

外，其余的最小間距均為2

。這是因為P+的隔離擴散深度較深，故橫向擴散也大，所以應留有較大富裕量。52331頁圖17.153（續(xù)）54中速TTL電路版圖設計規(guī)則(μm)最小套刻間距5最小隔離槽寬度10元件與隔離槽最小間距18埋層與隔離槽最小間距18基區(qū)和集電極孔最小間距5最小發(fā)射極孔8×8最小基極孔寬8最小集電極孔寬8最小電阻條寬10電阻條間最小間距7最小電阻引線孔8×8鋁條最小寬度(包括兩邊覆蓋2μm)10長鋁條最小間距10短鋁條最小間距5鍵合點最小面積100×100兩鍵合點最小間距70隔離槽外邊界與鍵合點之間的最小間距150劃片間距400（1976年）（1986年）55最小面積晶體管集成電路版圖設計通常是由集成電路中晶體管版圖開始的，而該晶體管版圖通常是最小面積晶體管的版圖。因此，掌握什么是最小面積晶體管，其版圖是如何確定的非常重要。另外，掌握集成電路制造中常用的各種晶體管版圖及其對應的工藝剖面結(jié)構(gòu)也是十分重要的。最小面積晶體管--由圖形最小尺寸（圖形最小線寬和圖形最小間距）構(gòu)成的晶體管。56

如圖18.21（p.356）所示的最小面積晶體管，隔離框內(nèi)管芯面積為6064μm2，如果槽寬為10μm，則每個最小晶體管所需隔離槽面積為3800μm2，每條隔離槽為兩相鄰隔離島共用，所以每個最小面積晶體管所需的隔離槽面積為1900μm2

，大約為內(nèi)管芯面積的1/3～l/4。圖18.2157351頁，18.2.2節(jié)

5.雙極型IC中元件的圖形設計

按標準pn結(jié)隔離工藝制作的縱向npn管的縱向結(jié)構(gòu)和雜質(zhì)分布如圖A所示。圖中作為集電區(qū)的外延層摻雜濃度由晶體管的VCB0和VCE0所決定，外延層電阻率是決定晶體管集電結(jié)勢壘電容Cc、硼擴電阻分布電容和隔離襯底結(jié)寄生電容Ccs的重要因素，對電路速度影響較大的Ccs部分地由襯底電阻率決定。埋層的薄層電阻和埋層擴散深度直接影響到集電極串聯(lián)電阻rcs。由發(fā)射區(qū)擴散和基區(qū)擴散決定了電流放大系數(shù)和特征頻率。58圖A59集成npn管的設計

1)IC對晶體管的要求

如同分立晶體管一樣，集成晶體管必須具有一定的耐壓，有良好的頻率特性，具有較低的噪聲系數(shù)，能承受一定的電流容量，具有低的rCS和VCES，這些參數(shù)的設計考慮與分立晶體管有一定的類似。但由于集成晶體管的集電極必須從上面引出，這就使rCS顯著增大。同時集成晶體管的集電極被pn結(jié)包圍，又存在著寄生電容和寄生pnp效應，所以在分析集成晶體管特性時，必須考慮這些特性。（1）擊穿電壓V(BR)V(BR)EBO≈6~9V，V(BR)CBO，V(BR)CEOV(BR)CSO>V(BR)CBO，V(BR)CEO60（2）頻率特性61

(3)最大工作電流IEmax或ICmax

當IE

達到IEmax(或相應的ICmax

值)時，β就會下降。晶體管在大電流下工作時，基極電流也較大?；鶚O電流在橫向基區(qū)擴展電阻上產(chǎn)生一個較大的電壓降，其結(jié)果是：發(fā)射結(jié)不同部位上的正偏壓值不相等。愈靠近中央部位，發(fā)射結(jié)正偏壓越小，甚至可能反向。靠近基極接觸的發(fā)射結(jié)部位，正偏壓較大。因此，發(fā)射極電流密度在中央部位小，電流基本上集中在發(fā)射結(jié)邊緣?；鶚O電流很大時，發(fā)射結(jié)的有效面積集中在結(jié)的邊緣。這種現(xiàn)象叫做發(fā)射極電流集邊效應，或者叫基區(qū)自偏壓效應。當晶體管的工作頻率與fT，很接近，故基極電流很大，約等于發(fā)射極電流，此時電流集邊效應最顯著，晶體管發(fā)射結(jié)的有效面積顯著減小。

62為了盡量減小晶體管的發(fā)射結(jié)無效面積，提高晶體管的高頻性能，在設計高頻晶體管時，發(fā)射結(jié)周長要盡可能大，面積要盡可能小，即兩者之比要盡可能大。IEmax(或相應的ICmax

值)只和靠近基極條一邊的發(fā)射區(qū)周長（即“有效發(fā)射區(qū)周長”）成正比，而與發(fā)射區(qū)面積無關，即IEmax=α×LE，其中α為發(fā)射區(qū)單位有效周長的最大工作電流。不同電路取α值是不同的：

αnpn邏輯

=0.16~0.4mA/μm

αnpn線性

=0.04~0.16mA/μm

α橫向pnp=0.001~0.008mA/μm

α縱向pnp=0.005~0.015mA/μm63

2)集成晶體管的常用圖形集成npn管電極配置64參考68頁圖4.3多了一個電平位移二極管參考5頁圖1.10電極排序B、E、C電極排序E、B、C65p.353EEBBCC66p.354CBEEE67

集成二極管、SBD和肖特基晶體管

在IC中，集成二極管的結(jié)構(gòu)除單獨的BC結(jié)外，通常由晶體管的不同連接方式而構(gòu)成多種形式，并不增加IC工序，而且可以使二極管的特性多樣化，以滿足不同電路的需要。集成二極管可采用的幾種常見版圖結(jié)構(gòu)，即基極集電極短路二極管結(jié)構(gòu)、集電極發(fā)射極短路二極管結(jié)構(gòu)、基極發(fā)射極短路二極管結(jié)構(gòu)、集電極懸空二極管結(jié)構(gòu)、發(fā)射極懸空二極管結(jié)構(gòu)和單獨二極管結(jié)構(gòu)

1)集成二極管68六種集成二極管的特性比較69

二極管接法的選擇由電路對正向壓降、動態(tài)電阻、電容、存儲時間和擊穿電壓的不同要求來決定。其中，最常用的有兩種：

BC結(jié)短接二極管，因為沒有寄生PNP效應，且存儲時間最短，正向壓降低，故一般DTL邏輯的輸入端的門二極管都采用此接法。單獨的BC結(jié)二極管，因為不需要發(fā)射結(jié)，所以面積可作得很小，正向壓降也低，且擊穿電壓高。70

2)肖特基勢壘二極管（SBD）和肖特基箝位晶體管（SCT）71PtSi7273357頁18.2.4節(jié)

6.設計舉例：TTL五管單元與非門電路圖

(1)決定隔離區(qū)數(shù)目此電路共有5個隔離區(qū)(壓焊塊除外)，如圖中虛線所示，如包括10個引出端壓焊塊，則共要15個隔離區(qū)。

(2)確定端頭的排列及引出端數(shù)對所有的電路來說，輸入、輸出、電源、接地這些引出端是必須的，對該門電路來說，這4部分的引出端數(shù)目共有8個(輸入端有5個)。另外，它還有2個擴展端。它們分別從Q2的發(fā)射極和集電極引出，所以共有l(wèi)0個引出端。在設計版圖時應考慮到壓焊點的排列，不應使引出線相互跨越，以免造成短路。使用時常連在一起的2個引出線要盡量排在一起。

P.358圖18.22電路圖74

(3)確定元件尺寸根據(jù)以前介紹過的方法，來決定晶體管所用的型式并估算它的尺寸。由電路分析知，此電路中Q2

，Q5飽和(且Q5為輸出管)，要通過較大的電流，所以可采用馬蹄形結(jié)構(gòu)。Q4的瞬態(tài)電流很大，所以發(fā)射極有效長度也要大些。Q3管不通過大電流，采用單基極條結(jié)構(gòu)就可以了。多發(fā)射極晶體管Q1及電阻的設計可參考前面介紹的知識來進行。隔離島的最小尺寸，可按元件的形狀，加上隔離槽與元件的間距(一般可取外延層厚度的兩倍)來決定。在實際的版圖中，考慮到布局、布線等因素，隔離島的實際尺寸稍大于上述的最小尺寸。75

(4)畫布局布線草圖畫此草圖的目的是：①大致安排一下各元件的位置。②畫出內(nèi)連線的連接圖形，使?jié)M足設計原則中對Al線的要求(如連通、無交叉等)。對此電路來說，考慮到電路引出端的排列，我們希望輸出管Q5安排在右下角，隔離槽的接點地放在右角，電源接點安排在左下角。這樣，多發(fā)射極晶體管Q1以及Q2分別安排在左上角及右上角就較為適宜了。這一布局使壓焊點離管腳最近，不會發(fā)生熱壓引線交叉的現(xiàn)象。布局、布線草圖如圖所示。由圖可見，內(nèi)引線中只有一條連線(R5接到Q5管基極)跨過電阻R4，其余連線都沒有跨過元件，這是符合設計原則的。必須注意，電阻隔離島要接最高電位，即接電源電壓，隔離槽接地。P.359圖18.2376

(5)繪制IC版圖總圖根據(jù)布局布線草圖，以一定的放大倍數(shù)把IC的平面布局布線圖畫在坐標紙上，稱之為總圖。在描繪總圖時，除畫下各元件尺寸、隔離槽及內(nèi)外引線外，還要在管芯的周圍畫上壓焊塊作壓焊用。壓焊塊的尺寸根據(jù)壓焊方式和設備情況而定。要在壓焊塊下的N區(qū)制造隔離區(qū)或進行P型基區(qū)擴散。實際版圖上還有制版、光刻或監(jiān)測工藝的符號及圖形(微電子測試圖形)，這里略去。77TTL五管單元5輸入端與非門電路版圖總圖P.360圖18.2478雙極型邏輯IC版圖設計舉例圖A示出標準TTL電路(圖4.1)的版圖(沒畫出箝位二極管)。圖中引出腳1、2為輸入端，3為輸出端，4為接地端，5為電源，6和7為或擴展器引出端。67T4圖A圖4.112345T3T1T2R4R1R2R3ViViDD179圖B是圖A各層掩膜版的示意圖，圖中設有畫出埋層擴散版，集電極接觸磷穿透擴散版和壓焊點鈍化版。各次版圖的對準是十分重要的。為此在每一張版圖上，除第一張和最后一張外，都應有兩個用來對準用的檢測圖形。小一些的對準圖形用來對準上一張版圖，大一些的對準圖形用來對準下一張圖。在第一張版圖上，僅有小一些的對準圖形。在版圖的邊緣處還設計了供檢測元件電參數(shù)用的晶體管圖形和薄層電阻的圖形。隔離擴散版基區(qū)擴散版發(fā)射區(qū)擴散版接觸孔版金屬化版圖B圖A80隔離擴散版R1R2R3R4T1T2T3T4D11234567陪管R081基區(qū)擴散版R1R2R3R4T1BT2BT3BT4BD1陽極陪管BR0套刻用圖形82發(fā)射區(qū)擴散版D1陰極陪管C陪管ET1CT1E1T1E2T2ET2CT3CT3ET4CT4E套刻用圖形83接觸孔版套刻用圖形陪管C陪管B陪管ED1陰極D1陽極T1BT1CT1E1T1E1T4CT4ET4BT3CT3ET3BT2CT2ET2BR1R1R2R2R3R3R4R484金屬化版套刻用圖形1234567R0陪管8586圖19.287

鋁柵工藝CMOS反相器版圖舉例

圖A為鋁柵CMOS反相器版圖示意圖。可見，為了防止寄生溝道以及p管、n管的相互影響，采用了保護環(huán)或隔離環(huán)：對n溝器件用p+環(huán)包圍起來，p溝器件用n+環(huán)隔離開，p+、n+環(huán)都以反偏形式接到地和電源上，消除兩種溝道間漏電的可能。

88版圖分解：刻P阱刻P+區(qū)/環(huán)刻n+區(qū)/環(huán)刻柵、預刻接觸孔刻接觸孔刻Al圖A鋁柵CMOS反相器版圖示意圖89B90C91D92

硅柵NMOS反相器版圖舉例1、E/ENMOS反相器

刻有源區(qū)

刻多晶硅

刻接觸孔

反刻Al圖EE/ENMOS反相器版圖示意圖93E/DNMOS反相器刻有源區(qū)刻耗盡注入?yún)^(qū)刻多晶硅刻PMOS管S、D刻NMOS管S、

D刻接觸孔

反刻Al圖FE/DNMOS反相器版圖94硅柵CMOS與非門版圖舉例

刻P阱刻p+環(huán)刻n+環(huán)刻有源區(qū)刻多晶硅刻PMOS管S、D刻NMOS管S、D刻接觸孔反刻Al圖G硅柵CMOS與非門版圖958.4.3源漏電容

p.14996N阱N阱N阱p.156Poly-SAl圖例：實線：擴散區(qū)，虛線：鋁，陰影線：多晶硅、黑方塊：引線孔引線孔擴散區(qū)MR,PMR,N97

CMOSIC版圖設計技巧

1、布局要合理（1）引出端分布是否便于使用或與其他相關電路兼容，是否符合管殼引出線排列要求。（2）特殊要求的單元是否安排合理，如p阱與p管漏源p+區(qū)離遠一些，使pnp，抑制Latch-up，尤其是輸出級更應注意。（3）布局是否緊湊，以節(jié)約芯片面積，一般盡可能將各單元設計成方形。（4）考慮到熱場對器件工作的影響，應注意電路溫度分布是否合理。

98

2、單元配置恰當

（1）芯片面積降低10%，管芯成品率/圓片可提高1520%。（2）多用并聯(lián)形式，如或非門，少用串聯(lián)形式，如與非門。（3）大跨導管采用梳狀或馬蹄形，小跨導管采用條狀圖形，使圖形排列盡可能規(guī)整。99

3、布線合理

布線面積往往為其電路元器件總面積的幾倍，在多層布線中尤為突出。擴散條/多晶硅互連多為垂直方向，金屬連線為水平方向，電源地線采用金屬線，與其他金屬線平行。長連線選用金屬。多晶硅穿過Al線下面時，長度盡可能短，以降低寄生電容。注意VDD、VSS布線，連線要有適當?shù)膶挾取Ｈ菀滓稹按當_”的布線（主要為傳送不同信號的連線），一定要遠離，不可靠攏平行排列。100

4、CMOS電路版圖設計對布線和接觸孔的特殊要求（1）為抑制Latchup，要特別注意合理布置電源接觸孔和VDD引線，減小橫向電流密度和橫向電阻RS、RW。

采用接襯底的環(huán)行VDD布線。增多VDD、VSS接觸孔，加大接觸面積，增加連線牢固性。對每一個VDD孔，在相鄰阱中配以對應的VSS接觸孔，以增加并行電流通路。盡量使VDD、VSS接觸孔的長邊相互平行。接VDD的孔盡可能離阱近一些。接VSS的孔盡可能安排在阱的所有邊上（P阱）。101（2）盡量不要使多晶硅位于p+區(qū)域上多晶硅大多用n+摻雜，以獲得較低的電阻率。若多晶硅位于p+區(qū)域，在進行p+摻雜時多晶硅已存在，同時對其也進行了摻雜——導致雜質(zhì)補償，使多晶硅。（3）金屬間距應留得較大一些（3或4）因為，金屬對光得反射能力強，使得光刻時難以精確分辨金屬邊緣。應適當留以裕量。102

5、雙層金屬布線時的優(yōu)化方案（1）全局電源線、地線和時鐘線用第二層金屬線。（2）電源支線和信號線用第一層金屬線（兩層金屬之間用通孔連接）。（3）盡可能使兩層金屬互相垂直，減小交疊部分得面積。1031.阱——做N阱和P阱封閉圖形處，窗口注入形成P管和N管的襯底2.有源區(qū)——做晶體管的區(qū)域（G、D、S、B區(qū))，封閉圖形處是氮化硅掩蔽層，該處不會長場氧化層3.多晶硅——做硅柵和多晶硅連線。封閉圖形處，保留多晶硅4.有源區(qū)注入——P+、N+區(qū)（select)。做源漏及阱或襯底連接區(qū)的注入5.接觸孔——多晶硅，注入?yún)^(qū)和金屬線1接觸端子。6.金屬線1——做金屬連線，封閉圖形處保留鋁7.通孔——兩層金屬連線之間連接的端子8.金屬線2——做金屬連線，封閉圖形處保留鋁

硅柵CMOS版圖和工藝的關系104NwellPwell

CMOS反相器版圖流程(1)1.