微機(jī)原理與接口分析 第6章

6.18086系統(tǒng)總線結(jié)構(gòu)6.28086系統(tǒng)總線時(shí)序第6章微處理器8086的總線結(jié)構(gòu)和時(shí)序返回主目錄第6章微處理器8086的總線結(jié)構(gòu)和時(shí)序

微處理器的外部結(jié)構(gòu)表現(xiàn)為數(shù)量有限的輸入輸出引腳，這些引腳構(gòu)成了微處理器級(jí)總線。微處理器通過(guò)微處理器級(jí)總線和其它邏輯電路連接組成主機(jī)板系統(tǒng)，形成系統(tǒng)級(jí)總線，簡(jiǎn)稱系統(tǒng)總線。

存儲(chǔ)器和I/O設(shè)備通過(guò)接口電路連接在系統(tǒng)總線上?？偩€控制邏輯：微處理器級(jí)總線和系統(tǒng)級(jí)總線之間的接口邏輯電路?？偩€控制邏輯中的驅(qū)動(dòng)器和接收器是為了提高總線的驅(qū)動(dòng)電流的能力和承受電容負(fù)載的能力。CPU和總線控制邏輯中信號(hào)的時(shí)序是由系統(tǒng)時(shí)鐘信號(hào)控制的。總線周期：8086CPU通過(guò)總線對(duì)存儲(chǔ)器或I/O接口進(jìn)行一次訪問(wèn)所需的時(shí)間，基本的總線周期包括4個(gè)時(shí)鐘周期。本章重點(diǎn)討論8086最小方式系統(tǒng)和最大方式系統(tǒng)中系統(tǒng)總線的結(jié)構(gòu)和時(shí)序。6.18086系統(tǒng)總線結(jié)構(gòu)

8086微處理器為40條引腳的雙列直插式封裝。采用分時(shí)復(fù)用的地址/數(shù)據(jù)總線，因而部分引腳具有兩種功能。8086微處理器有兩種工作方式：最小方式。用于由單微處理器組成的小系統(tǒng)，在這種方式中，由8086CPU直接產(chǎn)生小系統(tǒng)所需要的全部控制信號(hào)。最大方式。8086CPU不直接提供用于存儲(chǔ)器或I/O讀寫的讀寫命令等控制信號(hào)，而是將當(dāng)前要執(zhí)行的傳送操作類型編碼為3個(gè)狀態(tài)位輸出，由總線控制器8288對(duì)狀態(tài)信息進(jìn)行譯碼產(chǎn)生相應(yīng)控制信號(hào)。圖6.1給出了8086引腳圖。下面先說(shuō)明8086在兩種工作方式下公用引腳的定義，然后按工作方式介紹其它引腳的定義和系統(tǒng)總線結(jié)構(gòu)。

6.1.1兩種工作方式公用引腳定義引腳構(gòu)成了微處理器級(jí)總線，引腳功能也就是微處理器級(jí)總線的功能。在8086CPU的40條引腳中：

引腳1和引腳20(GND)為接地端；引腳40(VCC)為電源輸入端，采用的電源電壓為+5V±10%；引腳19(CLK)為時(shí)鐘信號(hào)輸入端。時(shí)鐘信號(hào)占空比為33%時(shí)是最佳狀態(tài)。最高頻率對(duì)8086為5MHz，對(duì)8086—2為8MHz，對(duì)8086—1為10MHz。其余36個(gè)引腳按其功能來(lái)分，屬地址/數(shù)據(jù)總線的有20條引腳，屬控制總線的有16條引腳。

1.地址/數(shù)據(jù)總線8086CPU有20條地址總線，16條數(shù)據(jù)總線。為減少引腳，采用分時(shí)復(fù)用方式，共占20條引腳。AD15~AD0(輸入/輸出，三態(tài))為分時(shí)復(fù)用地址/數(shù)據(jù)總線。當(dāng)執(zhí)行對(duì)存儲(chǔ)器讀寫或在I/O端口輸入輸出操作的總線周期的T1狀態(tài)時(shí)，作為地址總線輸出A15~A016位地址，而在其它T狀態(tài)時(shí)，作為雙向數(shù)據(jù)總線輸入或輸出D15~D016位數(shù)據(jù)。A19/S6#,A18/S5#,A17/S4和A16/S3(輸出，三態(tài))為分時(shí)復(fù)用的地址/狀態(tài)信號(hào)線。

2.控制總線控制總線有16條引腳。其中引腳24~31這8條引腳在兩種工作方式下定義的功能有所不同。兩種工作方式下公用的8條控制引腳有：1)MN/MX(輸入)工作方式控制線。接+5V時(shí)，CPU處于最小工作方式；接地時(shí)，CPU處于最大工作方式。2)RD(輸出，三態(tài))讀信號(hào)，低電平有效。RD信號(hào)有效時(shí)表示CPU正在執(zhí)行從存儲(chǔ)器或I/O端口輸入的操作。3)NMI(輸入)非可屏蔽中斷請(qǐng)求輸入信號(hào)，上升沿有效。當(dāng)該引腳輸入一個(gè)由低變高的信號(hào)時(shí)，CPU在執(zhí)行完現(xiàn)行指令后，立即進(jìn)行中斷處理。CPU對(duì)該中斷請(qǐng)求信號(hào)的響應(yīng)不受標(biāo)志寄存器中斷允許標(biāo)志位IF狀態(tài)的影響。4)INTR(輸入)可屏蔽中斷請(qǐng)求輸入信號(hào)，高電平有效。當(dāng)INTR為高電平時(shí)，表示外部有中斷請(qǐng)求。CPU在每條指令的最后一個(gè)時(shí)鐘周期對(duì)INTR進(jìn)行測(cè)試，以便決定現(xiàn)行指令執(zhí)行完后是否響應(yīng)中斷。CPU對(duì)可屏蔽中斷的響應(yīng)受中斷允許標(biāo)志位IF狀態(tài)的影響。5)RESET(輸入)系統(tǒng)復(fù)位信號(hào)，高電平有效(至少保持4個(gè)時(shí)鐘周期)。RESET信號(hào)有效時(shí)，CPU清除IP、DS、ES、SS、標(biāo)志寄存器和指令隊(duì)列為0及置CS為0FFFFH。該信號(hào)結(jié)束后，CPU從存儲(chǔ)器的0FFFF0H地址開始讀取和執(zhí)行指令。系統(tǒng)加電或操作員在鍵盤上進(jìn)行“RESET”操作時(shí)產(chǎn)生RESET信號(hào)。6)READY(輸入)準(zhǔn)備好信號(hào)，來(lái)自存儲(chǔ)器或I/O接口的應(yīng)答信號(hào)，高電平有效。CPU在T3狀態(tài)的開始檢查READY信號(hào)，當(dāng)READY信號(hào)有效時(shí)，表示存儲(chǔ)器或I/O端口準(zhǔn)備就緒，將在下一個(gè)時(shí)鐘周期內(nèi)將數(shù)據(jù)置入到數(shù)據(jù)總線上(輸入時(shí))或從數(shù)據(jù)總線上取走數(shù)據(jù)(輸出時(shí))，完成總線周期。作用：為了保證CPU和慢速的存儲(chǔ)器或I/O端口之間傳送數(shù)據(jù)所必須的。該信號(hào)由存儲(chǔ)器或I/O端口根據(jù)其速度用硬件電路產(chǎn)生。若READY信號(hào)為低電平，則表示存儲(chǔ)器或I/O端口沒有準(zhǔn)備就緒，CPU可自動(dòng)插入一個(gè)或幾個(gè)等待周期(在每個(gè)等待周期的開始，同樣對(duì)READY信號(hào)進(jìn)行檢查)，直到READY信號(hào)有效為止。7)(輸入)測(cè)試信號(hào)，低電平有效。當(dāng)CPU執(zhí)行WAIT指令的操作時(shí)，每隔5個(gè)時(shí)鐘周期對(duì)輸入端進(jìn)行一次測(cè)試，若為高電平，則CPU繼續(xù)處于等待狀態(tài)。直到出現(xiàn)低電平時(shí)，CPU才開始執(zhí)行下一條指令。8)/S7(輸出，三態(tài))它也是一個(gè)分時(shí)復(fù)用引腳。在總線周期的T1狀態(tài)輸出，在總線周期的其它T狀態(tài)輸出S7。S7指示狀態(tài)，目前還沒有定義。信號(hào)低電平有效。有效表示使用高8位數(shù)據(jù)線AD15~AD8；否則只使用低8位數(shù)據(jù)線AD7~AD0。和地址總線的A0狀態(tài)組合在一起表示的功能如表6.2所示。同地址信號(hào)一樣，信號(hào)也需要進(jìn)行鎖存。

6.1.2最小方式下引腳定義和系統(tǒng)總線結(jié)構(gòu)當(dāng)MN/引腳接+5V時(shí)，CPU處于最小工作方式，引腳24~31這8條控制引腳的功能定義如下：1)(輸出)是處理器發(fā)向中斷控制器的中斷響應(yīng)信號(hào)。在相鄰的兩個(gè)總線周期中輸出兩個(gè)負(fù)脈沖。2)ALE(輸出)地址鎖存允許信號(hào)，高電平有效，當(dāng)ALE信號(hào)有效時(shí)，表示地址線上的地址信息有效。利用它的下降沿把地址信號(hào)和信號(hào)鎖存在8282地址鎖存器(見圖6.2和圖6.3)中。3)(輸出，三態(tài))數(shù)據(jù)允許信號(hào)，低電平有效。當(dāng)信號(hào)有效時(shí)，表示CPU準(zhǔn)備好接收和發(fā)送數(shù)據(jù)。如果系統(tǒng)中數(shù)據(jù)線接有雙向收發(fā)器8286(見圖6.2和圖6.4)，該信號(hào)作為8286的選通信號(hào)。4)DT/(輸出，三態(tài))數(shù)據(jù)收/發(fā)信號(hào)，表示CPU是接收數(shù)據(jù)(低電平)，還是發(fā)送數(shù)據(jù)(高電平)，用于控制雙向收發(fā)器8286的傳送方向。5)M/(輸出，三態(tài))M/信號(hào)用于區(qū)分是訪問(wèn)存儲(chǔ)器(高電平)，還是訪問(wèn)I/O端口(低電平)。6)(輸出，三態(tài))寫信號(hào)，低電平有效。當(dāng)有效時(shí)，表示CPU正在執(zhí)行向存儲(chǔ)器或I/O端口的輸出操作。7)HOLD(輸入)HOLD是系統(tǒng)中其它總線主控設(shè)備向CPU請(qǐng)求總線使用權(quán)的總線申請(qǐng)信號(hào)，高電平有效。CPU讓出總線控制權(quán)直到這個(gè)信號(hào)撤消后才恢復(fù)對(duì)總線的控制權(quán)。8)HLDA(輸出)HLDA是CPU對(duì)系統(tǒng)中其它總線主控設(shè)備請(qǐng)求總線使用權(quán)的應(yīng)答信號(hào)，高電平有效。當(dāng)CPU讓出總線使用權(quán)時(shí)，就發(fā)出這個(gè)信號(hào)，并使微處理器所有具有三態(tài)的引腳處于高阻狀態(tài)，與外部隔離。在8086最小方式下，M/,和的組合根據(jù)表6.3決定傳送類型。圖6.2給出了一個(gè)典型的8086最小方式系統(tǒng)的系統(tǒng)總線結(jié)構(gòu)。8284A實(shí)際上不只是時(shí)鐘電路，它除了提供頻率恒定的時(shí)鐘信號(hào)外，還具有復(fù)位信號(hào)發(fā)生電路和準(zhǔn)備好信號(hào)控制電路。復(fù)位信號(hào)發(fā)生電路產(chǎn)生系統(tǒng)復(fù)位信號(hào)RESET，準(zhǔn)備好信號(hào)控制電路用于對(duì)存儲(chǔ)器或I/O接口產(chǎn)生的準(zhǔn)備好信號(hào)READY進(jìn)行同步。8284A的典型用法如圖6.5所示。在8086最小方式系統(tǒng)中，系統(tǒng)總線由3組總線組成：地址總線A0~A19；數(shù)據(jù)總線D0~D15；控制總線有、M/,,,NMI、INTR、、HOLD、HLDA、、READY和RESET等。6.28086系統(tǒng)總線時(shí)序8086的時(shí)鐘頻率為5MHz，故時(shí)鐘周期為200ns。CPU每執(zhí)行一條指令，至少要通過(guò)總線對(duì)存儲(chǔ)器訪問(wèn)一次(取指令)。8086CPU通過(guò)總線對(duì)外部(存儲(chǔ)器或I/O接口)進(jìn)行一次訪問(wèn)所需的時(shí)間稱為一個(gè)總線周期。一個(gè)總線周期至少包括4個(gè)時(shí)鐘周期即T1,T2,T3和T4，處在這些基本時(shí)鐘周期中的總線狀態(tài)稱為T狀態(tài)。8086CPU采用分時(shí)復(fù)用的地址/數(shù)據(jù)總線，在一個(gè)總線周期內(nèi)，首先利用總線傳送地址，然后再利用同一總線傳送數(shù)據(jù)。在T1狀態(tài)，BIU把要訪問(wèn)的存儲(chǔ)單元或I/O端口的地址輸出到總線上。讀周期，在T2中使總線處于浮動(dòng)的(高阻)緩沖狀態(tài)，以使CPU有足夠的時(shí)間從輸出地址方式轉(zhuǎn)變?yōu)檩斎?讀)數(shù)據(jù)方式。然后在T4狀態(tài)的開始，CPU從總線上讀入數(shù)據(jù)。寫周期，由于輸出地址和輸出數(shù)據(jù)都是寫總線過(guò)程，CPU不必轉(zhuǎn)變讀寫工作方式，因而不需要緩沖區(qū)，CPU在T2~T4中把數(shù)據(jù)輸出到總線上?？紤]到CPU和慢速的存儲(chǔ)器或I/O接口之間傳送的實(shí)際情況，8086具有在總線周期的T3和T4之間插入若干個(gè)附加時(shí)鐘周期的功能。這種附加周期稱為等待周期TW。

特別需要指出，僅當(dāng)BIU需要填補(bǔ)指令隊(duì)列的空缺，或者當(dāng)EU在執(zhí)行指令過(guò)程中需要申請(qǐng)一個(gè)總線周期時(shí)，BIU才會(huì)進(jìn)入執(zhí)行總線周期的工作狀態(tài)。在兩個(gè)總線周期之間，可能出現(xiàn)一些沒有BIU活動(dòng)的時(shí)鐘周期T1，處于這種時(shí)鐘周期中的總線狀態(tài)被稱為空閑狀態(tài)，或簡(jiǎn)稱T1狀態(tài)。圖6.9給出了典型的總線周期序列。

6.2.1最小方式系統(tǒng)總線周期時(shí)序

1.讀總線周期和寫總線周期圖6.10為8086最小方式時(shí)讀和寫總線周期時(shí)序圖。在讀總線周期或?qū)懣偩€周期中，可利用READY信號(hào)產(chǎn)生電路產(chǎn)生READY信號(hào)并經(jīng)8284同步后加到CPU的READY線上，使C